Integrierter Halbleiterspeicher mit Leseverstärker

专利摘要:
Einintegrierter Halbleiterspeicher umfasst einen Leseverstärker, dereinen ersten Teilverstärker(100a) zur Ansteuerung von Speicherzellen (SZl) eines ersten Speicherzellefeldesund einen zweiten Teilverstärker(100b) zur Ansteuerung von Speicherzellen (SZr) eines zweiten Speicherzellenfeldesaufweist. Die Teilverstärker (100a,100b) sind jeweils überdurchgehende Leitungen mit Bitleitungen (BLl', /BLl') des erstenSpeicherzellenfeldes und mit Bitleitungen (BLr', /BLr') des zweitenSpeicherzellenfeldes verbunden. Die Teilverstärker lassen sich jeweils durchdas Anlegen eines einzigen Steuersignals (MUXl, MUXr) in einem erstenBetriebszustand zum Ein-, Auslesen und Auffrischen von Informationender Speicherzellen und in einem zweiten Betriebszustand zum Vorladender Bitleitungen betreiben. Durch die direkte Ankopplung der Teilverstärker andie jeweiligen Speicherzellenfelder wird die Reduzierung des Signalpegelsaufgrund von Verlusten weitgehendst vermieden.
公开号:DE102004010191A1
申请号:DE200410010191
申请日:2004-03-02
公开日:2005-09-29
发明作者:Helmut Schneider；Michael Bernhard Sommer
申请人:Infineon Technologies AG；
IPC主号:G11C7-02

专利说明:
[0001] DieErfindung betrifft einen integrierten Halbleiterspeicher mit einemLeseverstärker.
[0002] Beieinem integrierten Halbleiterspeicher, beispielsweise einem DRAM(=Dynamic Random Access Memory)-Halbleiterspeicher sind die Speicherzellein einem oder mehreren Speicherzellenfeldern angeordnet. Eine einzelneDRAM-Speicherzelle, die einen Auswahltransistor und einen Speicherkondensatorumfasst, ist zum Ein- und Auslesen von Informationen mit einer Bitleitungverbunden. Beim Aktivieren der DRAM-Speicherzelle für einenLese- bzw. Schreibzugriff wird der Auswahltransistor der Speicherzelledurch ein entsprechendes Steuersignal auf einer Wortleitung leitendgesteuert. Der Speicherkondensator der DRAM-Speicherzelle ist über dieleitend gesteuerte Strecke des Auswahltransistors mit der Bitleitungverbunden. Bei einem Auslesevorgang verändert die auf dem Speicherkondensatorgespeicherte Ladung das Spannungspotential der Bitleitung. Wennder Speicherkondensator auf ein hohes Spannungspotential aufgeladenist, das beispielsweise einem logischen 1-Zustand entspricht, so kommt es beimAuslesen der Speicherzelle auf der Bitleitung zu einer Potentialanhebung.Wenn die Elektroden des Speicherkondensators auf ein niedriges Spannungspotentialaufgeladen sind, das beispielsweise dem logischen 0-Zustand entspricht,so kommt es bei einem Auslesevorgang auf der Bitleitung zu einerPotentialabsenkung. Die auf den Elektroden des Speicherkondensatorsvorhandene Ladungsmenge bewirkt jedoch im Allgemeinen nur eine geringePotentialschwankung auf der Bitleitung. Die Bitleitung wird deshalbbeim Ein- bzw. Auslesen einer Information in die Speicherzel le bzw.aus der Speicherzelle übereinen steuerbaren Schalter mit einem Leseverstärker verbunden. Beim Ausleseneiner Information verstärktder Leseverstärkereine Potentialanhebung auf der Bitleitung ausgangsseitig zu einemhohen Spannungspotential, wohingegen er eine Potentialabsenkungausgangsseitig in ein niedriges Spannungspotential umwandelt.
[0003] BeimEinschreiben einer Information in die Speicherzelle lädt der Leseverstärker denSpeicherkondensator der betreffenden Speicherzelle auf das hoheSpannungspotential auf, wenn eine logische 1-Information abgespeichertwerden soll, und auf das niedrige Spannungspotential auf, wenn einelogische 0-Informationabgespeichert werden soll.
[0004] Dader Speicherkondensator die auf seinen Elektroden gespeicherte Ladungnur übereine sehr begrenzte Zeit speichern kann, muss die Ladung in einemsogenannten Refresh-Vorgang aufgefrischt werden. Dazu wird die Speicherzellevon Zeit zu Zeit intern ausgelesen. Wenn der Leseverstärker aufder Bitleitung bei diesem internen Auslesevorgang eine Potentialanhebungdetektiert, so steuert er die an die Speicherzelle angeschlosseneBitleitung mit dem hohen Spannungspegel an. Wenn der Leseverstärker einePotentialabsenkung auf der Bitleitung detektiert, so steuert erdie mit der Speicherzelle verbundene Bitleitung mit dem niedrigenSpannungspegel an. Dadurch kann gewährleistet werden, dass aufden Elektroden des Speicherkondensators immer ein hoher bzw. niedrigerLadungspegel vorhanden ist.
[0005] ZurVerdeutlichung eines derart aufgebauten integrierten Halbleiterspeichersist in 6 ein Leseverstärker 100 dargestellt,der übereine Bitleitungen BLl und eine dazu komplementäre Bitleitung /BLl ein erstesSpeicherzellenfeld zu seiner linken Seite und über eine Bitleitung BLr undeine dazu komplementäreBitleitung /BLr ein zweites Speicherzellenfeld zu seiner rechtenSeite ansteuern kann. Zu seiner linken Seite wird zu diesem Zweckeine interne Signalleitung BSA bzw. eine dazu komplementäre Signalleitung/BSA des Leseverstärkers 100 über eineSchalteinheit 501 mit der Bitleitung BLl bzw. der dazukomplementärenBitleitung /BLl des ersten Speicherzellenfeldes verbunden. Bei einemZugriff auf das zweite Speicherzellenfeld zu seiner rechten Seitekann die interne Signalleitung BSA bzw. die dazu komplementäre Signalleitung/BSA des Leseverstärkers 100 über eineSchalteinheit 50r mit einer Bitleitung BLr bzw. einer dazukomplementärenBitleitung /BLr verbunden werden.
[0006] DerLeseverstärker 100 umfasstweiter eine Schaltungseinheit 20 zur Verstärkung einerlogischen 1-Information, eine Schaltungseinheit 30 zurVerstärkungeiner logischen 0-Information, und eine Schaltungseinheit 40,mit der die Bitleitungen BLl und BLr bzw. die komplementären Bitleitungen/BLl und /BLr mit einer lokalen Datenleitung LDQ bzw. einer dazu komplementären lokalenDatenleitung /LDQ verbindbar sind. Die lokalen Datenleitungen LDQund /LDQ sind im Allgemeinen mit einem hier nicht dargestelltensekundärenLeseverstärkerverbunden.
[0007] DieSchaltungseinheit 20 umfasst die beiden Schalttransistoren 21 und 22,die beispielsweise als p-Kanal-Transistoren ausgebildet sind. DerSteueranschluss des Schalttransistors 21 ist mit der komplementären Signalleitung/BSA des Leseverstärkers undder Steueranschluss des Schalttransistors 22 ist mit derSignalleitung BSA des Leseverstärkersverbunden. Die beiden Schalttransistoren sind über ihren gemeinsamen AnschlussA20 untereinander verbunden. Der gemeinsame Anschluss A20 ist über einenSchalttransistor TH, der überein Steuersignal PSET steuerbar ist, mit dem Anschluss zum Anlegen eineshohen Spannungspotentials VBLH, das der logischen 1-Informationentspricht, verbunden. Weiterhin ist der Anschluss A20 über diesteuerbare Strecke des Schalttransistors 21 mit der Signalleitung BSAund überdie steuerbare Strecke des Schalttransistors 22 mit derkomplementärenSignalleitung /BSA des Leseverstärkersverbunden.
[0008] DieSchaltungseinheit 30 umfasst zwei als n-Kanal-Transistorenausgebildete Schalttransistoren 31 und 32. EinSteueranschluss des Schalttransistors 31 ist mit der komplementären Signalleitung /BSAdes Leseverstärkersverbunden. Ein Steueranschluss des Schalttransistors 32 istmit der Signalleitung BSA des Leseverstärkers verbunden. Die beidenSchalttransistoren 31 und 32 sind über einengemeinsamen Anschluss A30 untereinander verbunden. Der AnschlussA30 ist übereinen Schalttransistor TL, der überein Steuersignal NSET steuerbar ist, mit einem Anschluss zum Anlegeneines niedrigen Spannungspotentials VBLL, das der logischen 0-Informationentspricht, verbunden. Überdie steuerbare Strecke des Schalttransistors 31 ist derAnschluss A30 mit der Signalleitung BSA und über die steuerbare Streckedes Schalttransistors 32 mit der Signalleitung /BSA verbunden.
[0009] DieSchaltungseinheit 40 umfasst die beiden Schalttransistoren 41 und 42,die beispielsweise als n-Kanal-Transistoren ausgebildet sind. Diebeiden Schalttransistoren sind überein Steuersignal CSL, das an einem gemeinsamen Steueranschluss CIN angelegtwird, steuerbar. Die Signalleitung BSA des Leseverstärkers 100 ist über diesteuerbare Strecke des Schalttransistors 41 mit der lokalenDatenleitung LDQ verbunden. Die komplementäre Signalleitung /BSA des Leseverstärkers 100 ist über diesteuerbare Strecke des Schalttransistors 42 mit der komplementären lokalenDatenleitung /LDQ verbunden.
[0010] DieSignalleitung BSA und die komplementäre Signalleitung /BSA des Leseverstärkers sind über dieSchalteinheit 501 mit der Bitleitung BLl bzw. der dazukomplementärenBitleitung /BLl zur Ansteuerung einer Speicherzelle SZ im erstenSpeicherzellenfeld verbunden. Die Schalteinheit 501 umfasst dazueinen Schalttransistor 511 und einen Schalttransistor 521,welche beispielsweise als n-Kanal-Transistoren ausgebildet sind.Die beiden Schalttransistoren sind über einen gemeinsamen SteueranschlussMINl zum Anlegen eines Steuersignals MUXl steuerbar. Über dieSchalteinheit 50r ist die Signalleitung BSA bzw. die dazukomplementäreSignalleitung /BSA des Leseverstärkers 100 mitder Bitleitung BLr bzw. der dazu komplementären Bitleitung /BLr zur Ansteuerungeiner Speicherzelle im rechten Speicherzellenfeld verbunden. DieSchalteinheit 50r umfasst den Schalttransistor 51r, über dessensteuerbare Strecke die Signalleitung BSA des Leseverstärkers mitder Bitleitung BLr verbindbar ist und einen Schalttransistor 52r, über dessensteuerbare Strecke die komplementäre Signalleitung /BSA mit derkomplementärenBitleitung /BLr verbindbar ist. Die beiden Schalttransistoren sind über einengemeinsamen Steueranschluss MINr zum Anlegen eines SteuersignalsMUXr steuerbar.
[0011] Zwischendie Bitleitung BLl und die komplementäre Bitleitung /BLl des erstenSpeicherzellenfeldes und die Bitleitung BLr und die komplementäre Bitleitung/BLr des zweiten Speicherzellenfeldes ist jeweils eine Schaltungseinheit 10 zumVorladen der Bitleitungen auf ein gemeinsames Vorladepotential geschaltet.Die Schaltungseinheiten 10 im ersten und zweiten Speicherzellenfeldumfassen dazu jeweils einen Schalttransis tor 11, über dendie Bitleitungen BLl und BLr mit ihren komplementären Bitleitungen/BLl und /BLr verbindbar sind. Die Bitleitungen BLl bzw. BLr sinddes weiteren übereinen Schalttransistor 12 und einen Strombegrenzer-TransistorTB, der von einem Steuersignal VINT angesteuert wird, mit einem AnschlussVEINl bzw. einem Anschluss VEINr zum Anlegen einer VorladespannungVBLEQ verbunden. Die komplementärenBitleitungen /BLl und /BLr sind übereinen Schalttransistor 13 und den Strombegrenzer-TransistorTB mit dem Anschluss VEINl bzw. VEINr zum Anlegen des VorladepotentialsVBLEQ verbunden.
[0012] AusGründender besseren Übersichtlichkeit istnur an die Bitleitung BLl des ersten Speicherzellenfeldes eine SpeicherzelleSZ und an die dazu komplementäreBitleitung /BLl des ersten Speicherzellenfeldes ein SpeicherkondensatorSC' angeschlossen.Die Speicherzelle SZ ist als DRAM-Speicherzelle ausgebildet undumfasst einen Auswahltransistor AT, über dessen steuerbare Streckeein Speicherkondensator SC mit der Bitleitung BLl verbunden ist.Der Auswahltransistor AT ist durch das Anlegen eines SteuersignalsWL an seinen Steueranschluss WIN steuerbar.
[0013] Imfolgenden wird die Funktionsweise des Leseverstärkers 100 und dermit ihm verbundenen Schaltungskomponenten beschrieben. Zum Ein- bzw.Auslesen einer Information in die Speicherzelle bzw. aus der Speicherzellewird der Leseverstärker 100 ineinen ersten Betriebszustand geschaltet. Durch Ansteuerung der SpeicherzelleSZ mit dem Steuersignal WL wird der Auswahltransistor AT leitendgesteuert, so dass der Speicherkondensator SC über die steuerbare Streckedes Auswahltransistors mit der Bitleitung BLl verbunden ist. Imersten Betriebszustand des Leseverstärkers 100 werden die Schalttransistoren 11, 12 und 13 derSchaltungseinheit 10 des ersten Speicherzellenfeldes durchdas Anlegen eines Steuersignals EQL an ihren gemeinsamen SteueranschlussEINl gesperrt betrieben. Die beiden Schalttransistoren 511 und 521 werdendurch das Anlegen eines entsprechenden Zustandes des SteuersignalsMUXl leitend gesteuert. Die Bitleitungen BLl bzw. die komplementäre Bitleitung/BLl sind überdie leitend gesteuerten Strecken der Schalttransistoren 511 und 521 mitder Signalleitung BSA bzw. der komplementären Signalleitung /BSA desLeseverstärkers 100 verbunden.Gleichzeitig werden die beiden Schalttransistoren 51r und 52r durchdas Anlegen eines entsprechenden Zustands des Steuersignals MUXran den Steueranschluss MINr gesperrt betrieben, so dass die SignalleitungBSA und die komplementäreSignalleitung /BSA des Leseverstärkers 100 vonden Bitleitungen BLr und der komplementären Bitleitung /BLr des zweitenSpeicherzellenfeldes getrennt sind. Über das Steuersignal NSET bzw.PSET werden die beiden Schalttransistoren TL und TH leitend gesteuert,so dass das hohe Spannungsspotential VBLH am gemeinsamen Anschluss A20der beiden p-Kanal-Schalttransistoren 21 und 22 anliegtund das niedrige Spannungspotential VBLL am gemeinsamen AnschlussA30 der beiden Schalttransistoren 31 und 32 anliegt.
[0014] Wirdvorausgesetzt, dass die Bitleitungen und komplementären Bitleitungenvor einem Lesezugriff auf das Vorladepotential VBLEQ aufgeladen sind,so kommt es beim Auslesen einer in der Speicherzelle SZ gespeicherten1-Information auf der Bitleitung BLl zu der eingangs beschriebenenPotentialanhebung gegenüberdem Vorladepotential VBLEQ. Die Potentialanhebung wird über den Schalttransistor 511 aufdie Signalleitung BSA des Leseverstärkers übertragen. Die Potentialanhebung aufder Signalleitung BSA bewirkt, dass der Schalttransistor 32 leitendgesteuert wird. Auf der komplementären Signalleitung /BSA liegtin diesem Fall das niedrige Spannungspotential VBLL an, das über den leitendgesteuerten Schalttransistor 521 auf die komplementäre Bitleitung/BLl übertragenwird. Der Speicherkondensator SC' lädt sichdadurch auf das niedrige Spannungspotential VBLL auf. Durch denniedrigen Spannungspegel VBLL auf der komplementären Signalleitung /BSA desLeseverstärkers 100 istder Schalttransistor 31 gesperrt, wohingegen der Schalttransistor 21 leitendgesteuert wird. Überden leitend gesteuerten p-Kanal-Transistor 21 entstehtauf der Signalleitung BSA der hohe Spannungspegel VBLH, der wiederumden Schalttransistor 22 sicher sperrt. In dieser Schaltkonfigurationwird ein der logischen 1-Information entsprechendes hohes SpannungspotentialVBLH in die Speicherzelle SZ zurückgeschrieben(Refresh-Vorgang). Zum Auslesen der in der Speicherzelle SZ gespeichertenInformation werden zusätzlichdie Schalttransistoren 41 und 42 durch das Ansteuernmit einem entsprechenden Zustand des Steuersignals CSL leitend gesteuert,so dass die Signalleitung BSA mit der lokalen Datenleitung LDQ unddie komplementäreSignalleitung /BSA mit der komplementären Datenleitung /LDQ verbundenist.
[0015] Wennin der Speicherzelle SZ eine logische 0-Information abgespeichertworden ist, so kommt es auf der Bitleitung BLl bei Aktivierung desAuswahltransistors AT zu einer Potentialabsenkung gegenüber demVorladepotential VBLEQ. Überden leitend gesteuerten Schalttransistor 511 wird die Potentialabsenkungder Bitleitung BLl auf die Signalleitung BSA des Leseverstärkers 100 übertragen.Die Potentialabsenkung auf der Signalleitung BSA bewirkt, dass derp-Kanal-Schalttransistor 22 leitend gesteuert wird. Dadurchentsteht auf der komplementären Signalleitung/BSA der hohe Spannungspegel VBLH, wodurch der Schalttransistor 21 sichergesperrt wird und der Schalttransistor 31 leitend gesteuertwird. Überden leitend gesteuerten Schalttransistor 31 entsteht aufder Signallei tung BSA der niedrige Spannungspegel VBLL, der wiederumden Schalttransistor 32 sicher sperrt. In dieser Schaltkonfigurationdes Leseverstärkers 100 wirdder der logischen 0-Information entsprechende niedrige Spannungspegel VBLLin die Speicherzelle SZ zurückgeschrieben (Refresh-Vorgang).Der mit der komplementärenBitleitung /BLl verbundene Speicherkondensator SC' lädt sichhingegen auf den hohen Spannungspegel VBLH auf. Wenn die logische0-Information aus der Speicherzelle SZ ausgelesen werden soll, sowerden die beiden Schalttransistoren 41 und 42 durchdas Ansteuern mit einem entsprechenden Zustand des Signals CSL leitendgesteuert, so dass die Signalleitung BSA mit der lokalen DatenleitungLDQ und die komplementäreSignalleitung /BSA mit der komplementären Datenleitung /LDQ verbundenist.
[0016] Wenneine Information in eine Speicherzelle des zweiten Speicherzellenfeldesauf der rechten Seite des Leseverstärkers 100 eingelesenbzw. aus ihr ausgelesen werden soll, so werden die Schalttransistoren 511 und 521 gesperrtbetrieben. Die Schalttransistoren 51r und 52r werdendurch das Ansteuern mit einem entsprechenden Zustand des SteuersignalsMUXr leitend gesteuert, so dass in diesem Fall die BitleitungenBLr und /BLr mit den Signalleitungen BSA und /BSA des Leseverstärkers 100 verbunden sind.Die Schalttransistoren 11, 12 und 13 derSchaltungseinheit 10 des zweiten Speicherzellenfeldes werdengesperrt betrieben. Die Funktionsweise des Leseverstärkers 100 undseiner Schaltungskomponenten 20, 30 und 40 entsprichtansonsten der bei einem Zugriff auf das erste Speicherzellenfeldbeschriebenen Funktion.
[0017] Zwischeneinem Lese- und Schreibzugriff auf eine Speicherzelle wird der Leseverstärker ineinem zweiten Betriebszustand betrieben. Im zweiten Betriebszustanddes Leseverstärkers werdendie Bitleitungen auf das gemeinsame Vorladepotential VBLEQ aufgeladen.Dazu werden die jeweiligen Schalttransistoren 11, 12 und 13 derSchaltungseinheiten 10 des ersten und zweiten Speicherzellenfeldesdurch das Ansteuern mit einem entsprechenden Zustand des SteuersignalsEQLl bzw. EQLr leitend gesteuert. Über die jeweiligen Strombegrenzer-TransistorenTB und die jeweilig leitend gesteuerten Schalttransistoren 12 sinddie Bitleitungen BLl bzw. BLr mit dem Vorladepotential VBLEQ verbunden. Fernersind die komplementärenBitleitungen /BLl und /BLr überdie jeweilig leitend gesteuerten Schalttransistoren 13 unddie jeweiligen Strombegrenzer-Transistoren TB ebenfalls mit demVorladepotential VBLEQ verbunden. Untereinander sind die Bitleitungenund ihre komplementäreBitleitungen jeweils überdie leitend gesteuerten Schalttransistoren 11 verbunden.
[0018] Inder Patentschrift DE 101 07314 ist ein derart aufgebauter Leseverstärker beschrieben,der überSchalttransistoren mit einem Bitleitungspaar eines linken bzw. rechtenSpeicherzellenfeldes verbunden wird. Die Schaltertransistoren werdendazu benutzt, bei einem Lesevorgang die Gesamtkapazität einerkomplementärenBitleitung eines Bitleitungspaares zu vergrößern. Dadurch kann die parasitäre kapazitiveKopplung zwischen Bitleitungen eines Bitleitungspaares während desLesevorgangs reduziert werden.
[0019] EinLeseverstärkerder oben beschriebenen Art weist zahlreiche Nachteile auf. Die imAllgemeinen als n-Kanal-Transistorenausgebildeten Schalttransistoren 51 und 52, diedie Signalleitung BSA bzw. die komplementäre Signalleitung /BSA des Leseverstärkers 100 mitden Bitleitungen BL bzw. den komplementären Bitleitungen /BL verbinden,sind im ersten Betriebszustand des Leseverstärkers zwar leitend gesteuert, stellenjedoch immer noch einen gewissen Widerstand dar. Eine Erhöhung desKanalwiderstandes der Schalttransistoren tritt insbesondere beimBetreiben des integrierten Halbleiterspeichers in einem niedrigenTemperaturbereich auf, da sich bei niedrigen Temperaturen die Einsatzspannungder Schalttransistoren erhöht.Ein Signal, beispielsweise das der logischen 1-Information entsprechende SpannungssignalVBLH, das übereinen dieser Transistoren laufen muss, wird somit geschwächt. Beider Verwendung von n-Kanal-Transistoren treten dabei insbesonderebei der Übertragungvon hohen Spannungspegeln von der Bitleitung BL auf die Signalleitungvermehrt Probleme auf.
[0020] ZurVerbesserung der Stromergiebigkeit werden die Schalttransistorendeshalb zum leitend Steuern mit hohen Steuerspannungen angesteuert. SolcheSteuerspannungen liegen beispielsweise im Bereich von 2,9 V. Umeine Zerstörungdes Gate-Kontaktesdurch diese hohen Steuerspannungen zu vermeiden, ist die Oxidschichtunterhalb des Gate-Kontaktes sehr dick ausgebildet. Bei den verwendetenTransistoren handelt es sich daher im Allgemeinen um sogenannteDick-Oxid-Transistoren.
[0021] Umdie Stromergiebigkeit der zwischen die Bitleitungen der Speicherzellenfelderund die Signalleitungen der Leseverstärker geschalteten Schalttransistorenweiter zu erhöhen,werden außerdem Transistorenmit großenWeiten-/ und Längen-Verhältnissenverwendet. Zur Herstellung von Schalttransistoren mit dicken Oxidschichtenund großen Kanalweitenwird im Schaltungslayout jedoch viel Platz benötigt.
[0022] Nebender Vergößerung derKanalweiten ist man bestrebt, durch eine Reduzierung der Kanallängen derSchalttransistoren das Weiten-/ und Längen-Verhältnis zu erhöhen. Transistorenmit kurzen Kanallängenweisen jedoch starke Schwankungen der Einsatzspannung auf. Prozessschwankungenbei der Dimensionierung der Kanallänge gehen daher mit starkenSchwankungen der Einsatzspannung einher.
[0023] DieAufgabe der Erfindung ist es daher, einen integrierten Halbleiterspeichermit einem Leseverstärkeranzugeben, bei dem eine Signalabschwächung auf der Bitleitung beieinem Lese- und Schreibzugriff weitgehendst vermieden wird. Gleichzeitigsoll der Flächenbedarfzur Herstellung des Leseverstärkersals auch der Einfluss von Prozessschwankungen auf den Betrieb desLeseverstärkers reduziertwerden. Eine weitere Aufgabe der Erfindung ist es ein Verfahrenzum Betreiben eines derart ausgebildeten integrierten Halbleiterspeichersanzugeben.
[0024] DieAufgabe wird gelöstdurch einen integrierten Halbleiterspeicher mit einem Leseverstärker. Derintegrierte Halbleiterspeicher umfasst ein erstes Speicherzellenfeldmit einer ersten Bitleitung und einer zweiten Bitleitung. Der Leseverstärker umfasst einenersten Teilverstärkermit einer ersten Signalleitung, einer zweiten Signalleitung undeinem Steueranschluss zum Anlegen eines ersten Steuersignals. Dieerste und zweite Bitleitung des ersten Speicherzellenfeldes unddie erste und zweite Signalleitung des ersten Teilverstärkers sindjeweils als durchgehende Leiterbahnen ausgebildet. Der erste Teilverstärker istin einem ersten Betriebszustand und einem zweiten Betriebszustandbetreibbar. Im ersten Betriebszustand des ersten Teilverstärkers istdie erste Signalleitung des ersten Teilverstärkers mit der zweiten Signalleitungdes ersten Teilverstärkers hochohmigverbunden. Im zweiten Betriebszustand des ersten Teilverstärkers istdie erste Signalleitung des ersten Teilverstärkers mit der zweiten Signal leitungdes ersten Teilverstärkersniederohmig verbunden. Im ersten und zweiten Betriebszustand desersten Teilverstärkersist die erste Bitleitung des ersten Speicherzellenfeldes mit derersten Signalleitung des ersten Teilverstärkers über eine durchgehende Leiterbahnund die zweite Bitleitung des ersten Speicherzellenfeldes mit derzweiten Signalleitung des ersten Teilverstärkers über eine durchgehende Leiterbahnverbunden. Der erste Teilverstärkerist derart ausgebildet, dass er durch das Anlegen eines ersten Zustandsdes ersten Steuersignals im ersten Betriebszustand betrieben wirdund durch das Anlegen eines zweiten Zustands des ersten Steuersignalsim zweiten Betriebszustand betrieben wird.
[0025] Derintegrierte Halbleiterspeicher kann darüber hinaus ein zweites Speicherzellenfeldmit einer ersten Bitleitung und einer zweiten Bitleitung umfassen.Der Leseverstärkerumfasst in dieser Ausgestaltungsform einen zweiten Teilverstärker miteiner ersten Signalleitung, einer zweiten Signalleitung und einemSteueranschluss zum Anlegen eines zweiten Steuersignals. Die ersteund zweite Bitleitung des zweiten Speicherzellenfeldes und die ersteund zweite Signalleitung des zweiten Teilverstärkers sind jeweils als durchgehendeLeiterbahnen ausgebildet. Der zweite Teilverstärker ist in einem ersten Betriebszustandund einem zweiten Betriebszustand betreibbar. Im ersten Betriebszustanddes zweiten Teilverstärkersist die erste Signalleitung des zweiten Teilverstärkers mitder zweiten Signalleitung hochohmig verbunden. Im zweiten Betriebszustanddes zweiten Teilverstärkersist die erste Signalleitung des zweiten Teilverstärkers mitder zweiten Signalleitung niederohmig verbunden. Im ersten und zweitenBetriebszustand des zweiten Teilverstärkers ist die erste Bitleitungdes zweiten Speicherzellenfeldes mit der ersten Signalleitung deszweiten Teilverstärkers über einedurchge hende Leiterbahn verbunden und die zweite Bitleitung deszweiten Speicherzellenfeldes mit der zweiten Signalleitung des zweitenTeilverstärkers über eineweitere durchgehende Leiterbahn verbunden. Der zweite Teilverstärker istderart ausgebildet, dass er durch das Anlegen eines ersten Zustandsdes zweiten Steuersignals im ersten Betriebszustand betrieben wirdund durch das Anlegen eines zweiten Zustands des zweiten Steuersignalsim zweiten Betriebszustand betrieben wird.
[0026] Ineiner Weiterbildung des integrierten Halbleiterspeichers umfasstder erste und zweite Teilverstärkerjeweils eine erste Schaltungseinheit, wobei die erste Schaltungseinheitderart ausgebildet ist, dass sie den ersten Teilverstärker beimAnlegen des ersten Zustands des ersten Steuersignals in den erstenBetriebszustand schaltet und beim Anlegen des zweiten Zustands desersten Steuersignals in den zweiten Betriebszustand schaltet. Ebensoist die erste Schaltungseinheit des zweiten Teilverstärkers derartausgebildet, dass sie den zweiten Teilverstärker beim Anlegen des erstenZustands des zweiten Steuersignals in den ersten Betriebszustandschaltet und beim Anlegen des zweiten Zustands des zweiten Steuersignalsin den zweiten Betriebszustand schaltet.
[0027] Ineiner Ausgestaltungsform der Erfindung umfassen die ersten Schaltungseinheitenjeweils einen ersten Schalttransistor mit einem Steueranschluss,einen zweiten Schalttransistor mit einem Steueranschluss und einendritten Schalttransistor mit einem Steueranschluss. Der Leseverstärker weisteinen ersten Eingangsanschluss zum Anlegen einer Vorladespannungauf. Ferner sind die jeweiligen Steueranschlüsse der Schaltransistoren derersten Schaltungseinheit des ersten Teilverstärkers mit dem Steueranschlusszum Anlegen des ersten Steuersignals verbunden. Darüber hinaussind die jeweiligen Steueranschlüs seder Schaltransistoren der ersten Schaltungseinheit des zweiten Teilverstärkers mit demSteueranschluss zum Anlegen des zweiten Steuersignals verbunden.
[0028] Schließlich können diejeweiligen Schalttransistoren der ersten Schaltungseinheiten alsDickoxid-Transistoren ausgebildet sein
[0029] Ineiner anderen Ausführungsvariantesind die jeweiligen Schaltransistoren der ersten Schaltungseinheitenals p-Kanal-Feldeffekttransistoren ausgebildet.
[0030] Inweiteren Ausgestaltungsform umfasst der integrierte Halbleiterspeichereinen Anschluss zum Anlegen eines ersten Spannungspotentials. DieTeilverstärkerweisen jeweils eine zweite Schaltungseinheit mit jeweils einem Eingangsanschlussauf. Des weiteren umfassen die Teilverstärker jeweils einen ersten steuerbarenSchalter mit einem Steueranschluss. Die jeweiligen ersten steuerbarenSchalter sind zwischen den Anschluss zum Anlegen des ersten Spannungspotentialsund die jeweiligen Eingangsanschlüsse der ersten Schaltungseinheitengeschaltet. Der Steueranschluss des ersten steuerbaren Schaltersdes ersten Teilverstärkersist mit dem Steueranschluss zum Anlegen des ersten Steuersignalsverbunden. Weiter ist der Steueranschluss des ersten steuerbarenSchalters des zweiten Teilverstärkersmit dem Steueranschluss zum Anlegen des zweiten Steuersignals verbunden.Der erste steuerbare Schalter des ersten Teilverstärkers istderart ausgebildet, dass beim Anlegen des ersten Zustands des erstenSteuersignals der Anschluss zum Anlegen des ersten Spannungspotentialsmit dem Eingangsanschluss der zweiten Schaltungseinheit des erstenTeilverstärkersniederohmig verbunden ist und beim Anlegen des zweiten Zustandsdes ersten Steuersignals der Anschluss zum Anlegen des ersten Spannungspotentialsmit dem Eingangsanschluss der zweiten Schaltungseinheit des erstenTeilverstärkershochohmig verbunden ist. Darüberhinaus ist der erste steuerbare Schalter des zweiten Teilverstärkers derartausgebildet, dass beim Anlegen des ersten Zustands des zweiten Steuersignalsder Anschluss zum Anlegen des ersten Spannungspotentials mit demEingangsanschluss der zweiten Schaltungseinheit des zweiten Teilverstärkers niederohmigverbunden ist und beim Anlegen des zweiten Zustands des zweitenSteuersignals der Anschluss zum Anlegen des ersten Spannungspotentialsmit dem Eingangsanschluss der zweiten Schaltungseinheit des zweiten Teilverstärkers hochohmigverbunden ist.
[0031] Diejeweiligen ersten Schalter der Teilverstärker können als n-Kanal-Feldeffekttransistoren ausgebildetsein.
[0032] Ineiner weiteren Implementierung des erfindungsgemäßen integrierten Halbleiterspeichersumfassen die zweiten Schaltungseinheiten jeweils einen ersten Schalttransistormit einem Steueranschluss und jeweils einen zweiten Schalttransistormit einem Steueranschluss. Die jeweiligen Steueranschlüsse derersten Schalttransistoren der zweiten Schaltungseinheiten sind mitden jeweiligen zweiten Signalleitungen der Teilverstärker verbunden.Weiterhin sind die jeweiligen Steueranschlüsse der zweiten Schalttransistorender zweiten Schaltungseinheiten mit den jeweiligen ersten Signalleitungender Teilverstärkerverbunden. Darüberhinaus sind die jeweiligen ersten Schalttransistoren der zweitenSchaltungseinheiten zwischen die jeweiligen Eingangsanschlüsse derzweiten Schaltungseinheiten und die jeweiligen ersten Signalleitungender jeweiligen Teilverstärkergeschaltet. Die jeweiligen zweiten Schalttransistoren der zweitenSchaltungseinheiten sind zwischen die jeweiligen Eingangsanschlüsse der zweiten Schaltungseinheitenund die jeweiligen zweiten Signalleitungen der Teilverstärker geschaltet.
[0033] Diejeweiligen ersten und zweiten Schalttransistoren der zweiten Schaltungseinheitenkönnenals p-Kanal-Feldeffekttransistoren ausgebildet sein.
[0034] Nacheinem weiteren Merkmal der Erfindung weist der erfindungsgemäße integrierteHalbleiterspeicher einen Anschluss zum Anlegen eines zweiten Spannungspotentialsauf. Die Teilverstärkerumfassen zusätzlichjeweils eine dritte Schaltungseinheit mit jeweils einem Eingangsanschluss.Darüber hinausumfassen die Teilverstärkerjeweils einen zweiten steuerbaren Schalter mit einem Steueranschluss.Die jeweiligen zweiten steuerbaren Schalter der Teilverstärker sindzwischen den Anschluss zum Anlegen des zweiten Spannungspotentialsund die jeweiligen Eingangsanschlüsse der dritten Schaltungseinheitengeschaltet. Des weiteren ist der Steueranschluss des zweiten steuerbarenSchalters des ersten Teilverstärkersmit dem Steueranschluss zum Anlegen des ersten Steuersignals verbunden.Der Steueranschluss des zweiten steuerbaren Schalters des zweitenTeilverstärkersist mit dem Steueranschluss zum Anlegen des zweiten Steuersignalsverbunden. In dieser Ausgestaltungsform ist der zweite steuerbareSchalter des ersten Teilverstärkersderart ausgebildet, dass beim Anlegen des ersten Zustands des erstenSteuersignals der Anschluss zum Anlegen des zweiten Spannungspotentialsmit dem Eingangsanschluss der dritten Schaltungseinheit des erstenTeilverstärkersniederohmig verbunden ist und beim Anlegen des zweiten Zustandsdes ersten Steuersignals der Anschluss zum Anlegen des zweiten Spannungspotentialsmit dem Eingangsanschluss der dritten Schaltungseinheit des erstenTeilverstärkershochohmig verbunden ist. Der zweite steuerbare Schalter des zweitenTeilverstärkersist derart ausgebildet, dass beim Anlegen des ersten Zustands deszweiten Steuersignals der Anschluss zum Anlegen des zweiten Spannungspotentialsmit dem Eingangsanschluss der dritten Schaltungseinheit des zweitenTeilverstärkersniederohmig verbunden ist und beim Anlegen des zweiten Zustandsdes zweiten Steuersignals der Anschluss zum Anlegen des zweitenSpannungspotentials mit dem Eingangsanschluss der dritten Schaltungseinheitdes zweiten Teilverstärkershochohmig verbunden ist.
[0035] Diejeweiligen zweiten Schalter der Teilverstärker können als n-Kanal-Feldeffekttransistoren ausgebildetsein.
[0036] Ineiner anderen Ausführungsformumfassen die dritten Schaltungseinheiten jeweils einen ersten Schalttransistormit einem Steueranschluss und jeweils einen zweiten Schalttransistormit einem Steueranschluss. Die jeweiligen Steueranschlüsse der erstenSchalttransistoren der dritten Schaltungseinheiten sind mit denjeweiligen zweiten Signalleitungen der Teilverstärker verbunden. Des weiterensind die jeweiligen Steueranschlüsseder zweiten Schalttransistoren der dritten Schaltungseinheiten mitden jeweiligen ersten Signalleitungen der Teilverstärker verbunden.Die jeweiligen ersten Schalttransistoren der dritten Schaltungseinheitensind zwischen die jeweiligen Eingangsanschlüsse der dritten Schaltungseinheitenund die jeweiligen erste Signalleitungen der Teilverstärker geschaltet.Die jeweiligen zweiten Schalttransistoren der dritten Schaltungseinheiten sindzwischen die jeweiligen Eingangsanschlüsse der dritten Schaltungseinheitenund die jeweiligen zweiten Signalleitungen der Teilverstärker geschaltet.
[0037] Diejeweiligen ersten und zweiten Schalttransistoren der dritten Schaltungseinheitenkönnenals n-Kanal-Feldeffekttransistoren ausgebildet sein.
[0038] Ineiner weiteren Ausführungsvarianteweist der integrierte Halbleiterspeicher einem gemeinsamen Steueranschlussdes ersten und zweiten Teilverstärkerszum Anlegen eines dritten Steuersignals auf. Die Teilverstärker umfassenjeweils eine vierte Schaltungseinheit mit jeweils einem Steueranschluss.Des weiteren weisen die Teilverstärker jeweils einen drittensteuerbaren Schalter mit einem Steueranschluss auf. Die jeweiligendritten steuerbaren Schalter der Teilverstärker sind zwischen den gemeinsamenSteueranschluss des ersten und zweiten Teilverstärkers und die jeweiligen Steueranschlüsse dervierten Schaltungseinheiten geschaltet. Der Steueranschluss desdritten steuerbaren Schalters des ersten Teilverstärkers istmit dem Steueranschluss zum Anlegen des ersten Steuersignals verbunden.Der Steueranschluss des zweiten steuerbaren Schalters des zweitenTeilverstärkersist mit dem Steueranschluss zum Anlegen des zweiten Steuersignalsverbunden. Der dritte steuerbare Schalter des ersten Teilverstärkers istderart ausgebildet, dass beim Anlegen des ersten Zustands des erstenSteuersignals der gemeinsame Steueranschluss des ersten und zweitenTeilverstärkersmit dem Steueranschluss der vierten Schaltungseinheit des erstenTeilverstärkersniederohmig verbunden ist und beim Anlegen des zweiten Zustandsdes ersten Steuersignals der gemeinsame Steueranschluss des ersten undzweiten Teilverstärkersmit dem Steueranschluss der vierten Schaltungseinheit des erstenTeilverstärkershochohmig verbunden ist. Ferner ist der dritte steuerbare Schalterdes zweiten Teilverstärkersderart ausgebildet, dass beim Anlegen des ersten Zustands des zweitenSteuersignals der gemeinsame Steueranschluss des ersten und zweitenTeilverstär kersmit dem Steueranschluss der vierten Schaltungseinheit des zweitenTeilverstärkersniederohmig verbunden ist und beim Anlegen des zweiten Zustandsdes zweiten Steuersignals der gemeinsame Steueranschluss des erstenund zweiten Teilverstärkersmit dem Steueranschluss der vierten Schaltungseinheit des zweitenTeilverstärkershochohmig verbunden ist.
[0039] Diejeweiligen dritten Schalter der Teilverstärker können als n-Kanal-Feldeffekttransistoren ausgebildetsein.
[0040] Nacheinem weiteren Merkmal der Erfindung umfasst der integrierte Halbleiterspeichereine erste Datenleitung und eine zweite Datenleitung. Die jeweiligenvierten Schaltungseinheiten der Teilverstärker sind derart ausgebildet,dass beim Anlegen eines ersten Zustands des dritten Steuersignalsdie jeweiligen ersten Signalleitungen der Teilverstärker mitder ersten Datenleitung niederohmig verbunden sind und die jeweiligenzweiten Signalleitungen der Teilverstärker mit der zweiten Datenleitungniederohmig verbunden sind. Die jeweiligen vierten Schaltungseinheitender Teilverstärkersind derart ausgebildet, dass beim Anlegen eines zweiten Zustandsdes dritten Steuersignals die jeweiligen ersten Signalleitungenund die jeweiligen zweiten Signalleitungen der jeweiligen Teilverstärker mitder ersten und zweiten Datenleitung hochohmig verbunden sind.
[0041] Inanderen Ausführungsformumfassen die vierten Schaltungseinheiten jeweils einen ersten Schalttransistormit jeweils einem Steueranschluss und jeweils einen zweiten Schalttransistormit jeweils einem Steueranschluss. Die jeweiligen Steueranschlüsse derersten Schalttransistoren der vierten Schaltungseinheiten sind mitden jeweiligen Steueranschlüssender vierten Schaltungseinheiten der Teilverstärker verbunden.
[0042] Diejeweiligen Steueranschlüsseder zweiten Schalttransistoren der vierten Schaltungseinheiten sinddabei mit den jeweiligen Steueranschlüssen der vierten Schaltungseinheitender Teilverstärkerverbunden. Die jeweiligen erste Schalttransistoren der vierten Schaltungseinheitensind zwischen die jeweiligen ersten Signalleitungen der Teilverstärker und dieerste Datenleitung geschaltet. Die jeweiligen zweiten Schalttransistorender vierten Schaltungseinheiten sind zwischen die jeweiligen zweitenSignalleitungen der Teilverstärkerund die zweite Datenleitung geschaltet.
[0043] Desweiteren könnendie jeweiligen ersten und zweiten Schalttransistoren der viertenSchaltungseinheiten als n-Kanal-Feldeffekttransistoren ausgebildetsein
[0044] Weiterist es denkbar, dass die Schalttransistoren der ersten und zweitenSchaltungseinheiten der Teilverstärker in einer gemeinsamen Wanneeingebracht sind.
[0045] Ineiner anderen Ausgestaltungsform ist das erste Steuersignal denSchalttransistoren der ersten Schaltungseinheit, dem Steueranschlussdes ersten steuerbaren Schalters, dem Steueranschluss des zweitensteuerbaren Schalters und dem Steueranschluss des dritten steuerbarenSchalters des ersten Teilverstärkers über einedurchgehende Leiterbahn zuführbar.Ebenso kann das zweite Steuersignal den Schalttransistoren der erstenSchaltungseinheit, dem Steueranschluss des ersten steuerbaren Schalters, demSteueranschluss des zweiten steuerbaren Schalters und dem Steueranschlussdes dritten steuerbaren Schalters des zweiten Teilverstärkers über einedurchgehende Leiterbahn zugeführtwerden.
[0046] Nacheinem weiteren Merkmal des erfindungsgemäßen integrierten Halbleiterspeichersist die erste Bitleitung des ersten Speicherzellenfeldes mit einerSpeicherzelle verbunden. Die erste Bitleitung des zweiten Speicherzellenfeldesist mit einer weiteren Speicherzelle verbunden. Die Speicherzellenumfassen jeweils einen Auswahltransistor und jeweils einen Speicherkondensator.Die zweite Bitleitung des ersten Speicherzellenfeldes ist mit einem weiterenSpeicherkondensator verbunden. Die zweite Bitleitung des zweitenSpeicherzellenfeldes ist mit einem weiteren Speicherkondensatorverbunden. Die Speicherkondensatoren der Speicherzellen sind jeweilsauf das erste Spannungspotential und die weiteren Speicherkondensatorensind jeweils auf das zweite Spannungspotential aufgeladen.
[0047] Imfolgenden wird ein Verfahren zum Betreiben eines solchen integriertenHalbleiterspeichers angegeben, das ebenfalls das Problem löst: DieVerfahrensschritte sehen die Verwendung eines integrierten Halbleiterspeichersnach einem der oben beschriebenen Ausführungsformen vor. An den Steueranschlussdes ersten Teilverstärkerswird der erste Zustand des ersten Steuersignals angelegt. An den Steueranschlussdes zweiten Teilverstärkerswird der zweite Zustand des zweiten Steuersignals angelegt. Anschließend wirdder erste, zweite und dritte Schalttransistor der ersten Schaltungseinheitdes ersten Teilverstärkersin den sperrenden Zustand gesteuert und der erste, zweite und dritteSchalttransistor der ersten Schaltungseinheit des zweiten Teilverstärkers inden leitenden Zustand gesteuert. Daraufhin wird der erste Schalterdes ersten Teilverstärkersin den leitenden Zustand und der erste Schalter des zweiten Teilverstärkers inden sperrenden Zu stand geschaltet. Der zweite Schalter des erstenTeilverstärkers wirdin den leitenden Zustand und der zweite Schalter des zweiten Teilverstärkers inden sperrenden Zustand geschaltet. Nachfolgend wird der dritte Schalterdes ersten Teilverstärkersin den leitenden Zustand und der dritte Schalter des zweiten Teilverstärkers inden sperrenden Zustand geschaltet.
[0048] Wennder erste Zustand des dritten Steuersignals an den gemeinsamen Steueranschlussdes ersten und zweiten Teilverstärkersangelegt wird kann ein logischer Zustand in eine Speicherzelle des erstenSpeicherzellenfeldes eingeschrieben oder aus ihr ausgelesen werden.Des weiteren könnendie erste und zweite Bitleitung des zweiten Speicherzellenfeldesauf ein mittleres Spannungspotential zwischen dem ersten Spannungspotentialund dem zweiten Spannungspotential vorgeladen werden.
[0049] Wennder zweite Zustand des dritten Steuersignals an den gemeinsamenSteueranschluss des ersten und zweiten Teilverstärkers angelegt wird, kann einlogischer Zustand einer Speicherzelle des ersten Speicherzellenfeldesaufgefrischt werden. Die erste und zweite Bitleitung des zweitenSpeicherzellenfeldes werden auf ein mittleres Spannungspotentialzwischen dem ersten Spannungspotential und dem zweiten Spannungspotentialvorgeladen.
[0050] Nacheiner anderen Ausführungsformdes erfindungsgemäßen Verfahrenswird der zweite Zustand des ersten Steuersignals an den Steueranschlussdes ersten Teilverstärkersangelegt. Der erste Zustand des zweiten Steuersignals wird an den Steueranschlussdes zweiten Teilverstärkersangelegt. Dadurch kann der erste, zweite und dritte Schalttransistorder ersten Schaltungseinheit des ersten Teilverstärkers inden leitenden Zustand gesteuert werden und der erste, zweite unddritte Schalttransistor der ersten Schaltungseinheit des zweitenTeilverstärkersin den sperrenden Zustand gesteuert werden. Der erste Schalter desersten Teilverstärkerswird in den sperrenden Zustand gesteuert und der erste Schalterdes zweiten Teilverstärkers wirdin den leitenden Zustand gesteuert. Der zweite Schalter des erstenTeilverstärkerswird in den sperrenden Zustand gesteuert, wohingegen der zweite Schalterdes zweiten Teilverstärkersin den leitenden Zustand gesteuert wird. Der dritte Schalter desersten Teilverstärkerswird in den sperrenden Zustand gesteuert und der dritten Schalterdes zweiten Teilverstärkerswird in den leitenden Zustand gesteuert.
[0051] Wennder erste Zustand des dritten Steuersignals an den gemeinsamen Steueranschlussdes ersten und zweiten Teilverstärkersangelegt wird, so wird in einer weiteren Ausgestaltungsform desVerfahrens die erste und zweite Bitleitung des ersten Speicherzellenfeldesauf ein mittleres Spannungspotential zwischen dem ersten Spannungspotentialund dem zweiten Spannungspotential vorgeladen. In eine Speicherzelledes zweiten Speicherzellenfeldes kann dann ein logischer Zustandeingeschrieben oder aus ihr ausgelesen werden.
[0052] Ineiner weiteren Ausführungsformdes Verfahrens zum Betreiben des erfindungsgemäßen integrierten Halbleiterspeicherswird der zweite Zustand des dritten Steuersignals an den gemeinsamenSteueranschluss des ersten und zweiten Teilverstärkers angelegt. Daraufhin werdendie erste und zweite Bitleitung des ersten Speicherzellenfeldesauf ein mittleres Spannungspotential zwischen dem ersten Spannungspotentialund dem zweiten Spannungspotential vorgeladen. Ferner kann ein logi scherZustand einer Speicherzelle des zweiten Speicherzellenfeldes aufgefrischtwerden.
[0053] DieErfindung wird im folgenden anhand von Ausführungsbeispielen näher erläutert. Eszeigen:
[0054] 1 eineAusführungsformeines Leseverstärkersgemäß der Erfindung,
[0055] 2 einSpannungs-/Zeit-Diagramm eines ersten Lesezugriffs gemäß der Erfindung,
[0056] 3 einSpannungs-/Zeit-Diagramm eines zweiten Lesezugriffs gemäß der Erfindung,
[0057] 4A einSpannungs-/Zeit-Diagramm eines ersten Lese- und Schreibzugriffsgemäß der Erfindung,
[0058] 4B einSpannungs-/Zeit-Diagramm eines zweiten Lese- und Schreibzugriffs gemäß der Erfindung,
[0059] 5A einSpannungs-/Zeit-Diagramm eines dritten Lese- und Schreibzugriffs gemäß der Erfindung,
[0060] 5B einSpannungs-/Zeit-Diagramm eines vierten Lese- und Schreibzugriffs gemäß der Erfindung,
[0061] 6 einenAusschnitt aus einem Speicherzellenfeld mit einem Leseverstärker gemäß dem Standder Technik.
[0062] 1 zeigteinen Leseverstärkereines integrierten Halbleiterspeichers gemäß der Erfindung, der einendirekten Zugriff auf die Bitleitung BLl' und die dazu komplementäre Bitleitung/BLl' eines ersten Speicherzellenfeldesbzw. auf die Bitleitung BLr' und diedazu komplementäreBitleitung /BLr' eineszweiten Speicherzellenfeldes ermöglicht.Auf Schaltungskomponenten in 1, die inihrem Aufbau und ihrer Funktionsweise zu Schaltungskomponenten der 6 identischsind, wird hier nicht nähereingegangen. Zu ihrer Beschreibung wird auf 6 verwiesen.Der Einfachheit halber ist an die in das erste SpeicherzellenfeldführendeBitleitung BLl' exemplarischeine Speicherzelle SZl angeschlossen, die als eine DRAM-Speicherzelleausgebildet ist. An die komplementäre Bitleitung /BLl' des linken Speicherzellenfeldesist ein Speicherkondensator SCl' angeschlossen.
[0063] Dererfindungsgemäße Leseverstärker umfasstzwei identisch aufgebaute Teilverstärker 100a und 100b,bei denen jeweils eine interne Signalleitung BSAl und BSAr bzw.eine dazu komplemtäreSignalleitung /BSAl und /BSAr mit den Bitleitungen BLl' und BLr' bzw. den dazu komplementären Bitleitungen /BLl' und /BLr' des ersten und zweitenSpeicherzellenfeldes verbunden sind. Im Gegensatz zu der in 6 dargestelltenbisherigen Ausführungsformeines Leseverstärkerssind die Signalleitungen des Leseverstärkers direkt über durchgehendeLeitungen mit den Bitleitungen der angeschlossenen Speicherzellenfelderverbunden. Es sind also keine Schalter, wie beispielsweise die Schalttransistoren 50 aus 6,zwischen die Signalleitungen und die Bitleitungen geschaltet. DieTeilverstärker 100a und 100b umfassendie Schaltungseinheiten 10a, 20a, 30a und 40a bzw. 10b, 20b, 30b und 40b.Die Schaltungskomponenten a werden zum Betreiben des ersten Speicherzellenfeldesverwendet, wohingegen die Schaltungskomponenten b zum Betreibendes zweiten Speicherzellenfeldes verwendet werden. Die Schaltungseinheiten 10a, 20a, 30a und 40a werden durchdas Anlegen eines ersten Steuersignals MUXl an den SteueranschlussMINl zum Aktivieren des ersten Teilverstärkers 100a gesteuert.Die Schaltungseinheiten 10b, 20b, 30b und 40b werdendurch das Anlegen eines zweiten Steuersignals MUXr an den SteueranschlussMINr zum Aktivieren des zweiten Teilverstärkers 100b gesteuert.Da die Schaltungseinheiten zum Betreiben des ersten bzw. zweitenSpeicherzellenfeldes identisch aufgebaut sind, wird im folgendendetailliert nur auf die Schaltungseinheiten a eingegangen. Die Funktionsweiseder Schaltungseinheiten b wird nur kurz umrissen. Es sei daraufhingewiesen, dass alle im Zusammenhang mit dem ersten Teilverstärker 100a imfolgenden gemachten Aussagen auch für den zweiten Teilverstärker 100b gelten.
[0064] DieSchaltungseinheit 10a des ersten Teilverstärkers 100a wirdzum Vorladen der Bitleitung BLl' sowieder komplementärenBitleitung /BLl' auf dasVorladepotential VBLEQ verwendet. Die Schaltungseinheit 10a umfasstdazu drei Schalttransistoren 11a, 12a und 13a,die jeweils als p-Kanal-Transistoren ausgebildet sind. Die steuerbarenStrecken der drei Schalttransistoren sind über einen gemeinsamen AnschlussA10a zusammengeschaltet. Überdie steuerbare Strecke des Schalttransistors 11a ist der AnschlussVEIN zum Anlegen der Vorladespannung VBLEQ mit dem gemeinsamen AnschlussA10a verbunden. Die Signalleitung BSAl des ersten Teilverstärkers 100a ist über diesteuerbare Strecke des Schalttransistors 12a mit dem gemeinsamenAnschluss A10a verbunden. Die komplementäre Signalleitung /BSAL desersten Teilverstärkers 100a ist über diesteuerbare Strecke des Schalttransistors 13a ebenfallsmit dem gemeinsamen Anschluss A10a des ersten Teilverstärkers 100a verbunden.Die SteueranschlüsseS11a, S12a und S13a der Schalttransistoren 11a, 12a und 13a sindmit dem Steueranschluss MINl zum Anlegen des ersten SteuersignalsMUXl verbuden.
[0065] DieSchaltungseinheit 20a entspricht der in 6 dargestelltenSchaltungskomponente 20. Sie dient zur Verstärkung einesSpannungspegels auf der Bitleitung BLl' bzw. der dazu komplementären Bitleitung/BLl' des erstenSpeicherzellenfeldes auf das hohe Spannungspotential VBLH, das derlogischen 1-Information entspricht. Sie umfasst die beiden Schalttransistoren 21a und 22a,die beispielsweise als p-Kanal-Transistoren ausgebildet sind. Diesteuerbaren Strecken der beiden Schalttransistoren 21a und 22a sindan einem gemeinsamen Anschluss A20a zusammengeschlossen. Der AnschlussA20a ist übereinen ersten steuerbaren Schalter THa, der über einen Steueranschluss S1asteuerbar ist, mit einem Anschluss VHIN zum Anlegen des hohen SpannungspotentialsVBLH verbunden.
[0066] DieSchaltungskomponente 30a entspricht der Schaltungskomponente 30 der 6.Sie dient zur Verstärkungeines Spannungspegels der Bitleitung BLl' bzw. der dazu komplementären Bitleitung /BLl' auf das niedrigeSpannungspotential VBLL, das der logischen 0-Information entspricht.Sie umfasst die beiden Schalttransistoren 31a und 32a,die beispielsweise als n-Kanal-Transistoren ausgebildet sind. Diesteuerbaren Strecken der beiden Schalttransistoren 31a und 32a sind über einengemeinsamen Anschluss A30a miteinander verbunden. Der gemeinsameAnschluss A30a der beiden Schalttransistoren ist über einenzweiten steuerbaren Schalter TLa, der über einen Steueranschluss S2asteuerbar ist, mit einem Anschluss VLIN zum Anlegen des niedrigenSpannungspotentials VBLL verbunden.
[0067] DieSchaltungseinheit 40a entspricht der Schaltungseinheit 40 der 6.Sie umfasst die beiden, beispielsweise als n-Kanal-Transistoren ausgebildeten, Schalttransistoren 41a und 42a, über diedie Signalleitung BSAl und die dazu komplemen täre Signalleitung /BSAl desersten Teilverstärkers 100a mit einerlokalen Datenleitung LDQ und einer dazu komplementären lokalenDatenleitung /LDQ verbindbar sind. Die Steueranschlüsse S41aund S42a der beiden Schalttransistoren 41a und 42a sindmit einem Steueranschluss S40a der Schaltungseinheit 40a verbunden.Der Steueranschluss S40a der Schaltungseinheit 40 ist über einendritten steuerbaren Schalter TSa, der über einen Steueranschluss S3a steuerbarist, mit einem Steueranschluss CIN zum Anlegen eines dritten SteuersignalsCSL verbunden.
[0068] Diesteuerbaren Schalter THa, TSa und TLa sind im vorliegenden Ausführungsbeispieldes erfindungsgemäßen Leseverstärkers alsn-Kanal-Schalttransistoren ausgebildet.
[0069] Imfolgenden wird ein Schreib- und Lesezugriff auf eine Speicherzelleim ersten Speicherzellenfeld beschrieben. Dazu wird der mit demersten Speicherzellenfeld verbundene erste Teilverstärker 100a aktiviert.An den Steueranschluss MINl wird dazu das erste Steuersignal MUXlmit einem hohen Signalpegel angelegt.
[0070] Für einenSchreib-, Lese- oder Refresh-Vorgang wird der erste Teilverstärker 100a desLeseverstärkersin einem ersten Betriebszustand betrieben. Die Bitleitung BLl' ist in diesem erstenBetriebszustand von der komplementären Bitleitung /BLl' elektrisch isoliert.Durch den hohen Signalpegel des ersten Steuersignals MUXl werdendie Schalttransistoren 11a, 12a und 13a,die als p-Kanal-Transistoren ausgebildet sind, gesperrt. Gleichzeitigwerden die als n-Kanal-Schalttransistoren ausgebildeten steuerbarenSchalter THa, TSa und TLa leitend gesteuert. Am Anschlusspunkt A20ader Schaltungseinheiten 20a liegt somit das hohe SpannungspotentialVBLH an.
[0071] AmAnschlusspunkt A30a liegt das niedrige Spannungspotential VBLL an.Am Steueranschluss S40a liegt das dritte Steuersignal CSL an.
[0072] Für einenLesezugriff wird der Speicherkondensator SCl der Speicherzelle SZldurch Ansteuerung mit dem Steuersignal WL auf der Wortleitung leitendmit der Bitleitung BLl' verbunden.Die Bitleitung BLl' bzw.die Signalleitung BSAl des ersten Teilverstärkers sind zu diesem Zeitpunktnoch auf das Vorladepotential VBLEQ aufgeladen.
[0073] Wennin der Speicherzelle SZl eine logische 1-Information abgespeichertwar, so kommt es auf der Bitleitung BLl' des ersten Speicherzellenfeldes bzw.auf der Signalleitung BSAl des ersten Teilverstärkers 100a zu einerPotentialanhebung gegenüber demVorladepotential VBLEQ. Dadurch wird der Schalttransistor 32a leitendgesteuert, so dass der Speicherkondensator SCl' der komplementären Bitleitung /BLl' auf das niedrigeSpannungspotential VBLL aufgeladen wird. Durch den niedrigen Spannungspegelauf der Signalleitung /BSAl des ersten Teilverstärkers wird der Schalttransistor 31a sicher gesperrt,wohingegen der Schalttransistor 21a leitend gesteuert.Der Speicherkondensator SCl der Speicherzelle SZl lädt sichsomit auf das hohe Spannungspotential VBLH auf. Durch das hohe Spannungspotentialauf der Signalleitung BSAl wird der Schalttransistor 22a sichergesperrt. Die auf den Speicherkondensatoren SCl bzw. SCl' vorhandene Ladungwird durch diese Schaltvorgängeauf einen vollen hohen bzw niedrigen Ladungspegel aufgefrischt (Refresh-Vorgang).
[0074] Wennin der Speicherzelle SZl eine logische 0-Information abgespeichertwar, so wird der Speicherkondensator SCl' durch den leitend gesteuerten Schalttransistor 22a aufdas hohe Spannungspotential VBLH aufgeladen. Der hohe Spannungspegel VBLHsteuert den Schalttransistor 31a leitend, wodurch der SpeicherkondensatorSCl der Speicherzelle SZl auf das niedrige Spannungspotential VBLL aufgeladenwird. Die Schalttransistoren 21a und 32a werdenin diesem Falle sicher gesperrt. Durch die Verbindung des SpeicherkondensatorsSCl mit dem Anschluss VLIN wird der Speicherkondensator SCl aufdas niedrige Spannungspotential VBLL aufgeladen, wohingegen derSpeicherkondensator SCl' auf dashohe Spannungspotential VBLH aufgeladen wird. Dieser Zustand entsprichtdem Auffrischen der logischen 0-Information in die SpeicherzelleSZl (Refresh-Vorgang).
[0075] Wenneine Information aus der Speicherzelle SZ ausgelesen werden solloder in die Speicherzelle SZ eingeschrieben werden soll, so mussdie Bitleitung BLl' bzw.die Signalleitung BSAl mit der lokalen Datenleitung LDQ und diekomplementäreBitleitung /BLl' bzw.die komplementäreSignalleitung /BSAl mit der komplementären lokalen Datenleitung /LDQverbunden werden. Dazu wird im ersten Betriebszustand des Teilverstärkers 100a anden Steueranschluss CIN das dritte Steuersignal CSL mit einem hohenSignalpegel angelegt, wodurch die Schalttransistoren 41a und 42a leitendgesteuert werden. Die Funktionsweise der Schaltungseinheiten 30a und 50a entsprichtder beim Refresh-Vorgang beschriebenen Funktionsweise.
[0076] Nacheinem Lese- oder Schreibzugriff wird der Leseverstärker imAllgemeinen in einem zweiten Betriebszustand betrieben. Die BitleitungBLl' und die komplementäre Bitleitung/BLl' werden imzweiten Betriebszustand des Speicherzellenfeldes auf das gemeinsameVorladepotential VBLEQ aufgeladen. Dazu wird an den SteueranschlussMINl des ersten Teilverstärkers 100a dasSteuersignal MUXl mit einem niedrigen Signalpegel angelegt. Diesteuerbaren Schalter THa, TSa und TLa werden dadurch gesperrt. Durchden niedrigen Signalpegel des Steuersignals MUXl werden die Schalttransistoren 11a, 12a und 13a,die als p-Kanal-Transistoren ausgebildet sind, leitend gesteuert.Die Signalleitung BSAl bzw. die Bitleitung BLl' sind dadurch mit der komplementären Signalleitung/BSAl bzw. der komplementären Bitleitung/BLl' niederohmigverbunden. Überdie leitend gesteuerten Schalttransistoren 11a und 12a ist dieSignalleitung BSAl bzw. somit auch die Bitleitung BLl' mit dem AnschlussVEIN zum Anlegen des Vorladepotentials VBLEQ niederohmig verbunden.Die komplementäreSignalleitung /BSAl bzw. somit auch die komplementäre Bitleitung/BLl' sind über dieleitend gesteuerten Schalttransistoren 13a und 11a ebenfallsmit dem Anschluss VEIN zum Anlegen des Vorladepotentials VBLEQ niederohmigverbunden. Die Bitleitung BLl' unddie dazu komplementäreBitleitung /BLl' ladensich im zweiten Betriebszustand des Speicherzellenfeldes dadurchauf das Vorladepotential VBLEQ auf.
[0077] Dadie Schalttransistoren 11a, 12a und 13a mitdem ersten Steuersignal MUXl angesteuert werden und der Signalpegeldieses Steuersignals zum Schalten des Teilverstärkers in den ersten Betriebszustandeinen Spannungspegel von beispielsweise 2,9 V annehmen kann, sinddie Schalttransistoren der Schaltungskomponente 10a alsDick-Oxid-Transistoren ausgebildet. Um die damit einhergehenden vergrößerten Leckströme zu kompensieren,wurde statt der Dreieckschaltung der Schalttransistoren 11, 12 und 13 gemäß 6 beider erfindungsgemäßen Anordnungder Schalttransistoren 11a, 12a und 13a derSchaltungseinheit 10a gemäß 1 eine Sternschaltungverwendet.
[0078] Wennauf eine Speicherzelle des zweiten Speicherzellenfeldes im Rahmeneines Lese-, Schreib- oder Refresh-Vorgangs zugegriffen werden soll,so wird der zweite Teilverstärkerin einem ersten Betriebszustand betrieben und dazu mit einem hohenSignalpegel des zweiten Steuersignals MUXr angesteuert. Zum Vorladender Bitleitungen BLr' und derkomplementärenBitleitung /BLr' wirdder zweite Teilverstärkerin einem zweiten Betriebszustand betrieben, indem an den SteueranschlussMINr das zweite Steuersignal MUXr mit einem niedrigen Signalpegelangelegt wird. Die Funktionsweise der Schaltungseinheiten 10b, 20b, 30b und 40b entsprichtim ersten und zweiten Betriebszustand des zweiten Teilverstärkers derFunktionsweise der Schaltungskomponenten 10a, 20a, 30a und 40a des erstenTeilverstärkers.
[0079] 2 zeigtdas Spannungs-/Zeit-Diagramm eines ersten Lesezugriffs auf die SpeicherzelleSZl des ersten Speicherzellenfeldes. Die Kurven BSA und /BSA zeigenden Verlauf des Spannungspegels auf der Signalleitung und der komplementären Signalleitungdes Leseverstärkersaus 6. Die Kurven BLl' und /BLl' zeigen den Verlauf des Signalpegelsauf der Bitleitung und der komplementären Bitleitung des ersten Teilverstärker 100a der 1.Dargestellt ist das Auslesen einer 0-Information aus der SpeicherzelleSZl. Die komplementäreSignalleitung /BSA des Leseverstärkersder 6 bleibt bis zum Zeitpunkt von ca. 15 ns auf einemVorladepotential von 0,75 V aufgeladen. Auf der Signalleitung BSA kommtes beim Auslesen der Speicherzelle ab einem Zeitpunkt von ca. 5ns zu einer Potentialabsenkung. Nach Aktivierung der Schaltungseinheiten 20 und 30 abeinem Zeitpunkt von ca. 15 ns laden sich die Signalleitung BSA aufeinen Spannungspegel von 0 V, der beispielsweise dem niedrigen SpannungspotentialVBLL entspricht, und die komplementäre Signalleitung /BSA auf einen Spannungspegelvon 1,5 V, der beispielsweise dem hohen Spannungspotential VBLHentspricht, auf. Zum Zeitpunkt von ca. 30 ns wird die Schaltungskomponente 40 aktiviert.Auf der Signalleitung BSA kommt es zu diesem Zeitpunkt zu einerkurzzeitigen Potentialanhebung, da die lokalen Datenleitungen aufeinem Spannungspegel von 1,5 V vorgeladen waren. Die kurzfristigePotentialanhebung ist zum Zeitpunkt von ca. 40 ns wieder abgeklungen.Im Unterschied dazu ist an den Potentialverläufen auf der Bitleitung BLl' bzw. /BLl' zu erkennen, dassder Auslesevorgang bereits ab einem Zeitpunkt von ca. 5 ns einsetzt.Somit nehmen die Bitleitung BLl' unddie dazu komplementäreBitleitung /BLl' wesentlichschneller den vollen hohen bzw. niederigen Spannungspegel VBLH bzw.VBLL an.
[0080] Die 3, 4A, 4B, 5A und 5B zeigenjeweils den Spannungspegel auf der Bitleitung BLl und der dazu komplementären Bitleitung/BLl des Leseverstärkersder 6 im Vergleich zu dem Spannungspegel der BitleitungBLl' und der dazukomplementärenBitleitung /BLl' desTeilverstärkers 100a desLeseverstärkersder 1.
[0081] 3 zeigtdas Spannungs-/Zeit-Diagramm eines zweiten Lesezugriffs auf dieSpeicherzelle SZl des ersten Speicherzellenfeldes, in der eine logische 1-Informationabgespeichert worden ist. Bei Aktivierung des Auswahltransistorsder Speicherzelle stellt sich auf der Bitleitung BLl ab einem Zeitpunktvon ca. 5 ns eine geringe Potentialanhebung ein. Die komplementäre Bitleitung/BLl bleibt auf einem Vorladepotential von ca. 0,75 V aufgeladen.Ab einem Zeitpunkt von ca. 17 ns verstärken die Schaltungseinheiten 20 und 30 denSpannungspegel auf den beiden Bitleitungen zu einem hohen SpannungspegelVBLH von 1,5 V bzw. zu einem niedrigen Spannungs pegel VBLL von 0V. Ab einem Zeitpunkt von ca. 32 ns werden die Bitleitungen desSpeicherzellenfeldes, wie in 2 beschrieben,wieder mit den lokalen Datenleitungen verbunden. Beim Vergleichmit dem Potentialzuständenauf den Bitleitungen BLl' und/BLl' des erstenTeilverstärkersder 6, fälltauch hier auf, dass die vollen hohen und niedrigen Spannungspotentiale beimAuslesen der Speicherzelle mit deutlich geringerer Verzögerung angenommenwerden.
[0082] Die 4A und 4B zeigendas Auslesen einer Speicherzelle, in die eine 0-Information abgespeichertworden ist. Die 4A zeigt ab einem Zeitpunktvon 30 ns den Verlauf des Spannungspegels auf den Bitleitungen undden komplementären Bitleitungenbeim Rückschreibeneiner 0-Information in die Speicherzelle. 4B zeigtab einem Zeitpunkt von ca. 30 ns den Verlauf des Spannungspegelsauf den Bitleitungen BLl und BLl' bzw.auf den komplementärenBitleitungen /BLl bzw. /BLl' beimRückschreibeneiner 1-Information in die Speicherzelle.
[0083] Die 5A und 5B zeigenden Signalpegel auf den Bitleitungen BLl und BLl' bzw. den Signalpegel auf den komplementären Bitleitungen/BLl und /BLl' beimAuslesen einer Speicherzelle, in die eine 1-Information abgespeichertworden ist. 5A zeigt ab einem Zeitpunktvon ca. 30 ns den Verlauf des Spannungspegels beim Rückschreibeneiner 0-Information in die Speicherzelle. 5B zeigtab einem Zeitpunkt von ca. 30 ns den Verlauf des Spannungspegelsbeim Rückschreibeneiner 1-Information in die Speicherzelle.
[0084] Beieinem Vergleich des Verlaufs des Spannungspegels auf den Bitleitungenund den komplementärenBitleitungen eines Leseverstärkersgemäß der 6 unddem Leseverstärkergemäß der 1 wirddeutlich, dass sich die Bitleitung BLl' und die komplementäre Bitleitung /BLl' schneller auf den SpannungspegelVBLL bzw. VBLH aufladen. Bei einer dem Stand der Technik entsprechendenSchaltungsanordnung, beispielsweise einer Anordnung nach 6,kommt es auf den Bitleitungen des Speicherzellenfeldes nach Aktivierungeiner Speicherzelle erst zu einer Potentialanhebung bzw. Potentialabsenkung,bevor die Bitleitungen des Speicherzellenfeldes über die Schalteinheit 50 mitden Signalleitungen des Leseverstärkers verbunden werden. Erstdanach werden die Schaltungseinheiten 20 und 30 zur Verstärkung eineshohen und niedrigen Spannungspegels aktiviert. Bei einer Schaltungsanordnunggemäß der Erfindungnach 1 hingegen sind die Bitleitungen des Speicherzellenfeldesdirekt übereine durchgehende Leitung mit den Signalleitungen der Teilverstärker desLeseverstärkers,also ohne Zwischenschaltung eines Schalttransistors, verbunden. DieVerstärkungeiner Potentialanhebung auf den hohen Spannungspegel VBLH bzw. dieVerstärkungeiner Potentialabsenkung auf den niedrigen Spannungspegel VBLL erfolgtdaher wesentlich schneller.
[0085] Beider erfindungsgemäßen Schaltungsanordnungdes Leseverstärkerserfolgt das Umschalten zwischen einem ersten und zweiten Speicherzellenfeldnicht mehr überSchalteinheiten, die zwischen den Bitleitungen des Speicherzellenfeldesund den Signalleitungen des Leseverstärkers geschaltet sind. DieUmschaltung erfolgt innerhalb des Leseverstärkers durch die Verwendungvon n-Kanal-Schalttransistoren und p-Kanal-Schalttransistoren. Dadurchist auch die Ansteuerung eines Teilverstärkers über ein einziges Steuersignalmöglich.Beim Anlegen eines ersten Signalpegels des ersten SteuersignalsMUXl bzw. des zweiten Steuersignals MUXr werden die Schaltungskomponenten 20, 30 und 40 zumAuslesen, Einschreiben oder Auffrischen einer Information in dieSpeicherzelle aktiviert. Beim Anlegen eines zweiten Signalzustandesder gleichen ersten und zweiten Steuersignale MUXl bzw. MUXr werdendie Schaltungskomponenten 10 der beiden Teilverstärker zumVorladen der Bitleitungen aktiviert. Die Schaltungsanordnung einesLeseverstärkersgemäß dem Standder Technik erfordert hingegen zusätzlich die Verwendung zweierweiterer Steuersignale NSET und PSET zur Aktivierung der Schaltungseinheiten 20 und 30.Ebenso sind zur Aktivierung eines Vorladevorgangs des ersten bzw.zweiten Speicherzellenfeldes zwei getrennte Anschlüsse VEINlbzw. VEINr zum Anlegen des Vorladepotentials VBLEQ erforderlich.
[0086] Diedirekte Ankopplung der Bitleitungen des Speicherzellenfeldes andie Signalleitungen des Leseverstärkers verhindern die Abschwächung eines Signalpegels,insbesondere des hohen Spannungspegels VBLH, beim Ein-, Auslesenund Rückschreibenvon Informationen in die Speicherzellen des Speicherzellenfeldes.
[0087] ZurErhöhungder Stromergiebigkeit waren bei einer Leseverstärkerschaltung gemäß dem Stand derTechnik die Schalttransistoren 511, 521, 51r und 52r alsTransistoren mit großerKanalweite ausgebildet. Da jedoch diese Schalttransistoren bei demneuen Leseverstärkerkonzeptgänzlichentfallen, kann somit Chipflächeeingespart werden.
[0088] Zurweiteren Erhöhungder Stromergiebigkeit waren die Schalttransistoren darüber hinausals Transistoren mit einer kleinen Kanallänge ausgebildet. Bei Transistorenmit kleinen Kanallängenbewirken jedoch Prozessschwankungen innerhalb des Herstellungsprozessesstarke Schwankungen der Einsatzspannung. Durch den Wegfall der Schalttransistorenkann der nega tive Einfluss von Prozessschwankungen auf die Funktionseigenschaftdes Leseverstärkersreduziert werden.
[0089] Durchdie Integration der Schaltungseinheiten 10a und 10b zumVorladen der Bitleitungen in die beiden Teilverstärkerschaltungen 100a und 100b, wieim Ausführungsbeispielder 1 gezeigt, werden nun auch innerhalb des Leseverstärkers dieSignalleitungen BSAl und BSAr auf das gemeinsame VorladepotentialVBLEQ aufgeladen.
[0090] Auchin Bezug auf das Layout weist die neue Leseverstärkerschaltung Vorteile auf.Da die Schalttransistoren THa bzw. THb zur Ansteuerung der Schaltungseinheiten 20,sowie die Schalttransistoren TLa bzw. TLb zur Ansteuerung der Schaltungseinheiten 30 unddie Schalttransistoren TSa bzw. TSb zur Ansteuerung der Schaltungseinheiten 40 inder Mitte des Leseverstärkersliegen, ist es möglich,den Leseverstärkermittels zweier durchgehender Gate-Conductor-Streifen zu kontrollieren.
[0091] Desweiteren liegen die vorzugsweise als Dick-Oxid-Transistoren ausgebildetenp-Kanal-Schalttransistoren der Schaltungseinheiten 10 und 20 inder Mitte des Leseverstärkers.Innerhalb des Layouts sind die Dick-Oxid-Transistoren daher in einerdurchgehenden Flächeimplementiert. Bisher haben sich die als Dick-Oxid-Transistorenausgebildeten Schalttransistoren der Schalteinheiten 50l und 50r gemäß der 1 inzwei dünnenvoneinander getrennten Layoutstreifen befunden. Die erforderlicheLayoutmaske sowie der gesamte fotolithografische Prozess bei derHerstellung der Dick-Oxid-Transistoren lässt sich somit wesentlich leichterhandhaben.
10 Schaltungseinheitzum Vorladen der Bitleitun gen 11,..., 13 Schalttransistorender Schaltungseinheit 10 20 Schaltungseinheitzum Verstärken deshohen Spannungspotentials 21,22 Schalttransistorender Schaltungseinheit 20 30 Schaltungseinheitzum Verstärken desniedri genSpannungspotentials 31,32 Schalttransistorender Schaltungseinheit 30 40 Schaltungseinheitzum Ein-/Auslesen von Spei cherzellen 41,42 Schalttransistorender Schaltungseinheit 40 50 Schalteinheitenzum Verbinden des Lesever stärkers mitdem ersten oder zweiten Spei cherzellenfeld 51,52 Schalttransistorender Schaltungseinheit 50 AT Auswahltransistor BL Bitleitung BSA Signalleitungdes Leseverstärkers CIN Anschlusszum Anlegen des dritten Steuersig nals CSL drittesSteuersignal EIN Anschlusszum Anlegen des Steuersignals EQL EQL Steuersignalzum Aktivieren des Vorladens LDQ lokaleDatenleitung MINl Anschlusszum Anlegen des ersten Steuersig nals MINr Anschlusszum Anlegen des zweiten Steuersig nals MUXl erstesSteuersignal MUXr zweitesSteuersignal NSET,PSET Steuersignaleder Schalttransistoren TH, TL S Steueranschlüsse derSchalttransistoren SC Speicherkondensator TB Strombegrenzer-Transistor TH,TL Schalttransistorzur Zuführungdes hohen und niedrigenSpannungspotentials VBLEQ Vorladespannung VBLH hohesSpannungspotential VBLL niedrigesSpannungspotential VEIN Anschlusszum Anlegen der Vorladespannung VINT internesSpannungspotential WIN Wortleitungsanschluss WL Steuersignalauf der Wortleitung /BL komplementäre Bitleitung /BSA komplementäre Signalleitungdes Leseverstär kers /LDQ komplementäre lokaleDatenleitung

权利要求:
Claims (28)
[1] Integrierter Halbleiterspeicher mit Leseverstärker – mit einemersten Speicherzellenfeld mit einer ersten Bitleitung (BLl') und einer zweitenBitleitung (/BLl'), – bei demder Leseverstärkereinen ersten Teilverstärker(100a) mit einer ersten Signalleitung (BSAl), einer zweitenSignalleitung (/BSAl) und einem Steueranschluss (MINl) zum Anlegeneines ersten Steuersignals (MUXl) umfasst, – bei dem die erste und zweiteBitleitung (BLl',/BLl') des erstenSpeicherzellenfeldes und die erste und zweite Signalleitung (BSAl,/BSAl) des ersten Teilverstärkers(100a) jeweils als durchgehende Leiterbahnen (BLl', /BLl', BSAl, /BSAl) ausgebildetsind, – beidem der erste Teilverstärkerin einem ersten Betriebszustand und einem zweiten Betriebszustand betreibbarist, – beidem im ersten Betriebszustand des ersten Teilverstärkers (100a)die erste Signalleitung (BSAl) des ersten Teilverstärkers mitder zweiten Signalleitung (/BSAl) des ersten Teilverstärkers hochohmigverbunden ist, – beidem im zweiten Betriebszustand des ersten Teilverstärkers dieerste Signalleitung (BSAl) des ersten Teilverstärkers mit der zweiten Signalleitung (/BSAl)des ersten Teilverstärkersniederohmig verbunden ist, – bei dem im ersten und zweitenBetriebszustand des ersten Teilverstärkers (100a) die ersteBitleitung (BLl')des ersten Speicherzellenfeldes mit der ersten Signalleitung (BSAl)des ersten Teilverstärkers (100a) über einedurchgehende Leiterbahn (BLl', BSAl)und die zweite Bitleitung (/BLl')des ersten Speicherzellenfeldes mit der zweiten Signalleitung (/BSAl)des ersten Teilverstärkers über eineweitere durchgehende Leiterbahn (/BLl', /BSAl) verbunden ist, – bei demder erste Teilverstärkerderart ausgebildet ist, dass er durch das Anlegen eines ersten Zustands desersten Steuersignals (MUXl) im ersten Betriebszustand betriebenwird und durch das Anlegen eines zweiten Zustands des ersten Steuersignals(MUXl) im zweiten Betriebszustand betrieben wird.
[2] Integrierter Halbleiterspeicher nach Anspruch 1, – mit einemzweiten Speicherzellenfeld mit einer ersten Bitleitung (BLr') und einer zweitenBitleitung (/BLr'), – bei demder Leseverstärkereinen zweiten Teilverstärker(100b) mit einer ersten Signalleitung (BSAr), einer zweitenSignalleitung (/BSAr) und einem Steueranschluss (MINr) zum Anlegeneines zweiten Steuersignals (MUXr) umfasst, – bei demdie erste und zweite Bitleitung (BLr', /BLr') des zweiten Speicherzellenfeldes unddie erste und zweite Signalleitung (BSAr, /BSAr) des zweiten Teilverstärkers (100b)jeweils als durchgehende Leiterbahnen (BLr', /BLr', BSAr, /BSAr) ausgebildet sind, – bei demder zweite Teilverstärker(100b) in einem ersten Betriebszustand und einem zweitenBetriebszustand betreibbar ist, – bei dem im ersten Betriebszustanddes zweiten Teilverstärkersdie erste Signalleitung (BSAr) des zweiten Teilverstärkers (100b)mit der zweiten Signalleitung (/BSAr) hochohmig verbunden ist, – bei demim zweiten Betriebszustand des zweiten Teilverstärkers (100b) die ersteSignalleitung (BSAr) des zweiten Teilverstärkers (100b) mit derzweiten Signalleitung (/BSAr) niederohmig verbunden ist, – bei demim ersten und zweiten Betriebszustand des zweiten Teilverstärkers (100b)die erste Bitleitung (BLr')des zweiten Speicherzellenfeldes mit der ersten Signalleitung (BSAr)des zweiten Teilverstärkers (100b) über einedurchgehende Leiterbahn (BLr',BSAr) verbunden ist und die zweite Bitleitung (/Blr') des zweiten Speicherzellenfeldesmit der zweiten Signalleitung (/BSAr) des zweiten Teilverstärkers über eine weiteredurchgehende Leiterbahn (/BLr',/BSAr) verbunden ist, – beidem der zweite Teilverstärkerderart ausgebildet ist, dass er durch das Anlegen eines ersten Zustands deszweiten Steuersignals (MUXr) im ersten Betriebszustand betriebenwird und durch das Anlegen eines zweiten Zustands des zweiten Steuersignals (MUXr)im zweiten Betriebszustand betrieben wird.
[3] Integrierter Halbleiterspeicher nach Anspruch 2, – bei demder erste und zweite Teilverstärker(100a, 100b) jeweils eine erste Schaltungseinheit(10a, 10b) umfassen, – bei dem die erste Schaltungseinheit(10a) des ersten Teilverstärkers (100a) derartausgebildet ist, dass sie den ersten Teilverstärker (100a) beim Anlegen desersten Zustands des ersten Steuersignals (MUXl) in den ersten Betriebszustandschaltet und beim Anlegen des zweiten Zustands des ersten Steuersignals(MUXl) in den zweiten Betriebszustand schaltet, – bei demdie erste Schaltungseinheit (10b) des zweiten Teilverstärkers (100b)derart ausgebildet ist, dass sie den zweiten Teilverstärker (100b)beim Anlegen des ersten Zustands des zweiten Steuersignals (MUXr)in den ersten Betriebszustand schaltet und beim Anlegen des zweitenZustands des zweiten Steuersignals (MUXr) in den zweiten Betriebszustandschaltet.
[4] Integrierter Halbleiterspeicher nach Anspruch 3, – bei demdie ersten Schaltungseinheiten (10a, 10b) jeweilseinen ersten Schalttransistor (11a, 11b) mit einemSteueranschluss (S11a, S11b), einen zweiten Schalttransistor (12a, 12b)mit einem Steueranschluss (S12a, S12b) und einen dritten Schalttransistor(13a, 13b) mit einem Steueranschluss (S13a, S13b)umfassen, – beidem der Leseverstärkereinen ersten Eingangsanschluss (VEIN) zum Anlegen einer Vorladespannung(VBLEQ) aufweist, – beidem die jeweiligen Steueranschlüsse(S11a, S12a, S13a) der Schaltransistoren (11a, 12a, 13a) derersten Schaltungseinheit (10a) des ersten Teilverstärkers (100a)mit dem Steueranschluss (MINl) zum Anlegen des ersten Steuersignals(MUXl) verbunden sind, – beidem die jeweiligen Steueranschlüsse(S11b, S12b, S13b) der Schaltransistoren (11b, 12b, 13b) derersten Schaltungseinheit (10b) des zweiten Teilverstärkers (100b)mit dem Steueranschluss (MINr) zum Anlegen des zweiten Steuersignals(MUXr) verbunden sind.
[5] Integrierter Halbleiterspeicher nach Anspruch 4,bei dem die jeweiligen Schalttransistoren (11a, 11b, 12a, 12b, 13a, 13b)der ersten Schaltungseinheiten (10a, 10b) alsDickoxid-Transistoren ausgebildet sind.
[6] Integrierter Halbleiterspeicher nach einem der Ansprüche 4 oder5, bei dem die jeweiligen Schaltransistoren (11a, 12a, 13a, 11b, 12b, 13b)der ersten Schaltungseinheiten (10a, 10b) alsp-Kanal-Feldeffekttransistoren ausgebildet sind.
[7] Integrierter Halbleiterspeicher nach einem der Ansprüche 2 bis6, – miteinem Anschluss (VHIN) zum Anlegen eines ersten Spannungspotentials(VBLH), – beidem die Teilverstärker(100a, 100b) jeweils eine zweite Schaltungseinheit(20a, 20b) mit jeweils einem Eingangsanschluss(A20a, A20b) umfassen, – beidem die Teilverstärker(100a, 100b) jeweils einen ersten steuerbarenSchalter (THa, THb) mit einem Steueranschluss (S1a, S1b) umfassen, – bei demdie jeweiligen ersten steuerbaren Schalter (THa, THb) zwischen denAnschluss (VHIN) zum Anlegen des ersten Spannungspotentials (VBLH)und die jeweiligen Eingangsanschlüsse (A20a, A20b) der erstenSchaltungseinheiten (20a, 20b) geschaltet sind, – bei demder Steueranschluss (S1a) des ersten steuerbaren Schalters (THa)des ersten Teilverstärkers(100a) mit dem Steueranschluss (MINl) zum Anlegen des erstenSteuersignals (MUXl) verbunden ist, – bei dem der Steueranschluss(S1b) des ersten steuerbaren Schalters (THb) des zweiten Teilverstärkers (100b)mit dem Steueranschluss (MINr) zum Anlegen des zweiten Steuersignals(MUXr) verbunden ist, – beidem der erste steuerbare Schalter (THa) des ersten Teilverstärkers derartausgebildet ist, dass beim Anlegen des ersten Zustands des erstenSteuersignals (MUXl) der Anschluss (VHIN) zum Anlegen des erstenSpannungspotentials (VBLH) mit dem Eingangsanschluss (A20a) derzweiten Schaltungseinheit (20a) des ersten Teilverstärkers (100a)niederohmig verbunden ist und beim Anlegen des zweiten Zustandsdes ersten Steuersignals (MUXl) der Anschluss (VHIN) zum Anlegendes ersten Spannungspotentials (VBLH) mit dem Eingangsanschluss (A20a)der zweiten Schaltungs einheit (20a) des ersten Teilverstärkers (100a)hochohmig verbunden ist, – beidem der erste steuerbare Schalter (THb) des zweiten Teilverstärkers derartausgebildet ist, dass beim Anlegen des ersten Zustands des zweitenSteuersignals (MUXr) der Anschluss (VHIN) zum Anlegen des erstenSpannungspotentials (VBLH) mit dem Eingangsanschluss (A20b) derzweiten Schaltungseinheit (20b) des zweiten Teilverstärkers (100b)niederohmig verbunden ist und beim Anlegen des zweiten Zustandsdes zweiten Steuersignals (MUXr) der Anschluss (VHIN) zum Anlegendes ersten Spannungspotentials (VBLH) mit dem Eingangsanschluss (A20b)der zweiten Schaltungseinheit (20b) des zweiten Teilverstärkers (100b)hochohmig verbunden ist.
[8] Integrierter Halbleiterspeicher nach Anspruch 7,bei dem die jeweiligen ersten Schalter (THa, THb) der Teilverstärker (100a, 100b)als n-Kanal-Feldeffekttransistoren ausgebildet sind.
[9] Integrierter Halbleiterspeicher nach einem der Ansprüche 7 oder8, – beidem die zweiten Schaltungseinheiten (20a, 20b)jeweils einen ersten Schalttransistor (21a, 21b) miteinem Steueranschluss (S21a, S21b) und jeweils einen zweiten Schalttransistor(22a, 22b) mit einem Steueranschluss (S22a, S22b)umfassen, – beidem die jeweiligen Steueranschlüsse(S21a, S21b) der ersten Schalttransistoren (21a, 21b)der zweiten Schaltungseinheiten (20a, 20b) mitden jeweiligen zweiten Signalleitungen (/BSAl, /BSAr) der Teilverstärker (100a, 100b)verbunden sind, – beidem die jeweiligen Steueranschlüsse(S22a, S22b) der zweiten Schalttransistoren (22a, 22b)der zweiten Schaltungseinheiten (20a, 20b) mitden jeweiligen ersten Signalleitungen (BSAl, BSAr) der Teilverstärker (100a, 100b)verbunden sind, – beidem die jeweiligen ersten Schalttransistoren (21a, 21b)der zweiten Schaltungseinheiten (20a, 20b) zwischendie jeweiligen Eingangsanschlüsse (A20a,A20b) der zweiten Schaltungseinheiten und die jeweiligen erstenSignalleitungen (BSAl, BSAr) der jeweiligen Teilverstärker (100a, 100b)geschaltet sind, – beidem die jeweiligen zweiten Schalttransistoren (22a, 22b)der zweiten Schaltungseinheiten (20a, 20b) zwischendie jeweiligen Eingangsanschlüsse (A20a,A20b) der zweiten Schaltungseinheiten und die jeweiligen zweitenSignalleitungen (/BSAl, /BSAr) der Teilverstärker geschaltet sind.
[10] Integrierter Halbleiterspeicher nach Anspruch 9,bei dem die jeweiligen ersten und zweiten Schalttransistoren (21a, 22a, 21b, 22b)der zweiten Schaltungseinheiten (20a, 20b) alsp-Kanal-Feldeffekttransistoren ausgebildet sind.
[11] Integrierter Halbleiterspeicher nach einem der Ansprüche 2 bis10, – miteinem Anschluss (VLIN) zum Anlegen eines zweiten Spannungspotentials(VBLL), – beidem die Teilverstärker(100a, 100b) jeweils eine dritte Schaltungseinheit(30a, 30b) mit jeweils einem Eingangsanschluss(A30a, A30b) umfassen, – beidem die Teilverstärker(100a, 100b) jeweils einen zweiten steuerbarenSchalter (TLa, TLb) mit einem Steueranschluss (S2a, S2b) umfassen, – bei demdie jeweiligen zweiten steuerbaren Schalter (TLa, TLb) der Teilverstärker zwischenden Anschluss (VLIN) zum Anlegen des zweiten Spannungspotentials(VBLL) und die jeweiligen Eingangsanschlüsse (A30a, A30b) der drittenSchaltungseinheiten (30a, 30b) geschaltet sind, – bei demder Steueranschluss (S2a) des zweiten steuerbaren Schalters (TLa)des ersten Teilverstärkers(100a) mit dem Steueranschluss (MINl) zum Anlegen des erstenSteuersignals (MUXl) verbunden ist, – bei dem der Steueranschluss(S2b) des zweiten steuerbaren Schalters (TLb) des zweiten Teilverstärkers (100b)mit dem Steueranschluss (MINr) zum Anlegen des zweiten Steuersignals(MUXr) verbunden ist, – beidem der zweite steuerbare Schalter (TLa) des ersten Teilverstärkers derartausgebildet ist, dass beim Anlegen des ersten Zustands des erstenSteuersignals (MUXl) der Anschluss (VLIN) zum Anlegen des zweitenSpannungspotentials (VBLL) mit dem Eingangsanschluss (A30a) derdritten Schaltungseinheit (30a) des ersten Teilverstärkers (100a)niederohmig verbunden ist und beim Anlegen des zweiten Zustandsdes ersten Steuersignals (MUXl) der Anschluss (VLIN) zum Anlegendes zweiten Spannungspotentials (VBLL) mit dem Eingangsanschluss (A30a)der dritten Schaltungseinheit (30a) des ersten Teilverstärkers (100a)hochohmig verbunden ist, – beidem der zweite steuerbare Schalter (THb) des zweiten Teilverstärkers derartausgebildet ist, dass beim Anlegen des ersten Zustands des zweitenSteuersignals (MUXr) der Anschluss (VLIN) zum Anlegen des zweitenSpannungspotentials (VBLL) mit dem Eingangsanschluss (A30b) derdritten Schaltungseinheit (30b) des zweiten Teilverstärkers (100b)niederohmig verbunden ist und beim Anlegen des zweiten Zustandsdes zweiten Steuersignals (MUXr) der Anschluss (VLIN) zum Anlegendes zweiten Spannungspotentials (VBLL) mit dem Eingangsanschluss (A30b)der dritten Schaltungseinheit (30b) des zweiten Teilverstärkers (100b)hochohmig verbunden ist.
[12] Integrierter Halbleiterspeicher nach Anspruch 11,bei dem die jeweiligen zweiten Schalter (TLa, TLb) der Teilverstärker (100a, 100b)als n-Kanal-Feldeffekttransistoren ausgebildet sind.
[13] Integrierter Halbleiterspeicher nach einem der Ansprüche 11 oder12, – beidem die dritten Schaltungseinheiten (30a, 30b) jeweilseinen ersten Schalttransistor (31a, 31b) mit einemSteueranschluss (S31a, S31b) und jeweils einen zweiten Schalttransistor(32a, 32b) mit einem Steueranschluss (S32a, S32b)umfassen, – beidem die jeweiligen Steueranschlüsse(S31a, S31b) der ersten Schalttransistoren (31a, 31b)der dritten Schaltungseinheiten (30a, 30b) mitden jeweiligen zweiten Signalleitungen (/BSAl, /BSAr) der Teilverstärker (100a, 100b)verbunden sind, – beidem die jeweiligen Steueranschlüsse(S32a, S32b) der zweiten Schalttransistoren (32a, 32b)der dritten Schaltungseinheiten (30a, 30b) mitden jeweiligen ersten Signalleitungen (BSAl, BSAr) der Teilverstärker (100a, 100b)verbunden sind, – beidem die jeweiligen ersten Schalttransistoren (31a, 31b)der dritten Schaltungseinheiten (30a, 30b) zwischendie jeweiligen Eingangsanschlüsse(A30a, A30b) der drit ten Schaltungseinheiten und die jeweiligenerste Signalleitungen (BSAl, BSAr) der Teilverstärker (100a, 100b)geschaltet sind, – beidem die jeweiligen zweiten Schalttransistoren (32a, 32b)der dritten Schaltungseinheiten (30a, 30b) zwischendie jeweiligen Eingangsanschlüsse(A30a, A30b) der dritten Schaltungseinheiten und die jeweiligenzweiten Signalleitungen (/BSAl, /BSAr) der Teilverstärker geschaltetsind.
[14] Integrierter Halbleiterspeicher nach Anspruch 13,bei dem die jeweiligen ersten und zweiten Schalttransistoren (31a, 32a, 31b, 32b)der dritten Schaltungseinheiten (30a, 30b) alsn-Kanal-Feldeffekttransistoren ausgebildet sind.
[15] Integrierter Halbleiterspeicher nach einem der Ansprüche 2 bis14, – miteinem gemeinsamen Steueranschluss (CIN) des ersten und zweiten Teilverstärkers zumAnlegen eines dritten Steuersignals (CSL), – bei dem die Teilverstärker (100a, 100b)jeweils eine vierte Schaltungseinheit (40a, 40b)mit jeweils einem Steueranschluss (S40a, S40b) umfassen, – bei demdie Teilverstärker(100a, 100b) jeweils einen dritten steuerbarenSchalter (TSa, TSb) mit einem Steueranschluss (S3a, S3b) umfassen, – bei demdie jeweiligen dritten steuerbaren Schalter (TSa, TSb) der Teilverstärker zwischenden gemeinsamen Steueranschluss (CIN) des ersten und zweiten Teilverstärkers unddie jeweiligen Steueranschlüsse(S40a, S40b) der vierten Schaltungseinheiten (40a, 40b)geschaltet sind, – beidem der Steueranschluss (S3a) des dritten steuerbaren Schalters(TSa) des ersten Teilverstärkers(100a) mit dem Steueranschluss (MINl) zum Anlegen des erstenSteuersignals (MUXl) verbunden ist, – bei dem der Steueranschluss(S3b) des zweiten steuerbaren Schalters (TSb) des zweiten Teilverstärkers (100b)mit dem Steueranschluss (MINr) zum Anlegen des zweiten Steuersignals(MUXr) verbunden ist, – beidem der dritte steuerbare Schalter (TSa) des ersten Teilverstärkers derartausgebildet ist, dass beim Anlegen des ersten Zustands des erstenSteuersignals (MUXl) der gemeinsame Steueranschluss (CIN) des erstenund zweiten Teilverstärkersmit dem Steueranschluss (S40a) der vierten Schaltungseinheit (40a)des ersten Teilverstärkers(100a) niederohmig verbunden ist und beim Anlegen des zweitenZustands des ersten Steuersignals (MUXl) der gemeinsame Steueranschluss(CIN) des ersten und zweiten Teilverstärkers mit dem Steueranschluss(S40a) der vierten Schaltungseinheit (40a) des ersten Teilverstärkers (100a)hochohmig verbunden ist, – beidem der dritte steuerbare Schalter (TSb) des zweiten Teilverstärkers derartausgebildet ist, dass beim Anlegen des ersten Zustands des zweitenSteuersignals (MUXr) der gemeinsame Steueranschluss (CIN) des erstenund zweiten Teilverstärkersmit dem Steueranschluss (S40b) der vierten Schaltungseinheit (40b)des zweiten Teilverstärkers(100b) niederohmig verbunden ist und beim Anlegen des zweiten Zustandsdes zweiten Steuersignals (MUXr) der gemeinsame Steueranschluss(CIN) des ersten und zweiten Teilverstärkers mit dem Steueranschluss (S40b)der vierten Schaltungseinheit (40b) des zweiten Teilverstärkers (100b)hochohmig verbunden ist.
[16] Integrierter Halbleiterspeicher nach Anspruch 15,bei dem die jeweiligen dritten Schalter (TSa, TSb) der Teilverstärker (100a, 100b)als n-Kanal-Feldeffekttransistoren ausgebildet sind.
[17] Integrierter Halbleiterspeicher nach einem der Ansprüche 15 oder16, – miteiner ersten Datenleitung (LDQ) und einer zweiten Datenleitung (/LDQ), – bei demdie jeweiligen vierten Schaltungseinheiten (40a, 40b)der Teilverstärker(100a, 100b) derart ausgebildet sind, dass beimAnlegen eines ersten Zustands des dritten Steuersignals (CSL) diejeweiligen ersten Signalleitungen (BSAl, BSAr) der Teilverstärker mitder ersten Datenleitung (LDQ) niederohmig verbunden sind und diejeweiligen zweiten Signalleitungen (/BSAl, /BSAr) der Teilverstärker (100a, 100b) mitder zweiten Datenleitung (/LDQ) niederohmig verbunden sind, – bei demdie jeweiligen vierten Schaltungseinheiten (40a, 40b)der Teilverstärker(100a, 100b) derart ausgebildet sind, dass beimAnlegen eines zweiten Zustands des dritten Steuersignals (CSL) diejeweiligen ersten Signalleitungen (BSAl, BSAr) und die jeweiligenzweiten Signalleitungen (/BSAl, /BSAr) der jeweiligen Teilverstärker mitder ersten und zweiten Datenleitung (LDQ, /LDQ) hochohmig verbundensind.
[18] Integrierter Halbleiterspeicher nach Anspruch 17, – bei demdie vierten Schaltungseinheiten (40a, 40b) jeweilseinen ersten Schalttransistor (41a, 41b) mit jeweilseinem Steueranschluss (S41a, S41b) und jeweils einen zweiten Schalttransistor(42a, 42b) mit jeweils einem Steueranschluss (S42a,S42b) umfassen, – beidem die jeweiligen Steueranschlüsse(S41a, S41b) der ersten Schalttransistoren (41a, 41b)der vierten Schaltungseinheiten (40a, 40b) mitden jeweiligen Steueranschlüssen(S40a, S40b) der vierten Schaltungseinheiten (40a, 40b)der Teilverstärker (100a, 100b)verbunden sind, – beidem die jeweiligen Steueranschlüsse(S41a, S42b) der zweiten Schalttransistoren (42a, 42b)der vierten Schaltungseinheiten (40a, 40b) mitden jeweiligen Steueranschlüssen(S40a, S40b) der vierten Schaltungseinheiten (40a, 40b)der Teilverstärker (100a, 100b)verbunden sind, – beidem die jeweiligen erste Schalttransistoren (41a, 41b)der vierten Schaltungseinheiten (40a, 40b) zwischendie jeweiligen ersten Signalleitungen (BSAl, BSAr) der Teilverstärker (100a, 100b)und die erste Datenleitung (LDQ) geschaltet sind, – bei demdie jeweiligen zweiten Schalttransistoren (42a, 42b)der vierten Schaltungseinheiten (40a, 40b) zwischendie jeweiligen zweiten Signalleitungen (/BSAl, /BSAr) der Teilverstärker (100a, 100b)und die zweite Datenleitung (/LDQ) geschaltet sind.
[19] Integrierter Halbleiterspeicher nach Anspruch 18,bei dem die jeweiligen ersten und zweiten Schalttransistoren (41a, 42a, 41b, 42b)der vierten Schaltungseinheiten (40a, 40b) alsn-Kanal-Feldeffekttransistoren ausgebildet sind.
[20] Integrierter Halbleiterspeicher nach einem der Ansprüche 9 bis19, bei dem die Schalttransistoren (11a, 12a, 13a, 21a, 22a, 11b, 12b, 13b, 21b, 22b)der ersten und zweiten Schal tungseinheiten (10a, 20a, 10b, 20b)der Teilverstärker(100a, 100b) in einer gemeinsamen Wanne eingebrachtsind.
[21] Integrierter Halbleiterspeicher nach einem der Ansprüche 15 bis20, – beidem das erste Steuersignal (MUXl) den Schalttransistoren (11a, 12a, 13a)der ersten Schaltungseinheit (10a), dem Steueranschluss(S1a) des ersten steuerbaren Schalters (THa), dem Steueranschluss (S2a)des zweiten steuerbaren Schalters (TLa) und dem Steueranschluss(S3a) des dritten steuerbaren Schalters (TSa) des ersten Teilverstärkers (100a) über einedurchgehende Leiterbahn zuführbarist, – beidem das zweite Steuersignal (MUXr) den Schalttransistoren (11b, 12b, 13b)der ersten Schaltungseinheit (10b), dem Steueranschluss(S1b) des ersten steuerbaren Schalters (THb), dem Steueranschluss(S2b) des zweiten steuerbaren Schalters (TLb) und dem Steueranschluss(S3b) des dritten steuerbaren Schalters (TSb) des zweiten Teilverstärkers (100b) über einedurchgehende Leiterbahn zuführbarist.
[22] Integrierter Halbleiterspeicher nach einem der Ansprüche 2 bis21, – beidem die erste Bitleitung (BLl')des ersten Speicherzellenfeldes mit einer Speicherzelle (SZl) verbundenist, – beidem die erste Bitleitung (BLr')des zweiten Speicherzellenfeldes mit einer weiteren Speicherzelle (SZr)verbunden ist, – beidem die Speicherzellen (SZl, SZr) jeweils einen Auswahltransistor(ATl, ATr) und jeweils einen Speicherkondensator (SCl, SCr) umfassen, – bei demdie zweite Bitleitung (/BLl')des ersten Speicherzellenfeldes mit einem weiteren Speicherkondensator(SCl') verbundenist, – beidem die zweite Bitleitungen (/BLr') des zweiten Speicherzellenfeldes miteinem weiteren Speicherkondensator (SCr') verbunden ist, – bei demdie Speicherkondensatoren (SCl, SCr) der Speicherzellen (SZl, SZr)jeweils auf das erste Spannungspotential (VBLH) und die weiterenSpeicherkondensatoren (SCl',SCr') jeweils aufdas zweite Spannungspotential (VBLL) aufgeladen sind.
[23] Verfahren zum Betreiben eines integrierten Halbleiterspeichersmit Leseverstärkernach einem der Ansprüche1 bis 22 umfassend die folgenden Schritte: – Vorsehen eines integriertenHalbleiterspeichers nach einem der Ansprüche 1 bis 22, – Anlegendes ersten Zustands des ersten Steuersignals (MUXl) an den Steueranschluss(MINl) des ersten Teilverstärkers(100a), – Anlegendes zweiten Zustands des zweiten Steuersignals (MUXr) an den Steueranschluss(MINr) des zweiten Teilverstärkers(100b), – Steuerndes ersten, zweiten und dritten Schalttransistors (11a, 12a, 13a)der ersten Schaltungseinheit (10a) des ersten Teilverstärkers (100a)in den sperrenden Zustand und Steuern des ersten, zweiten und drittenSchalttransistors (11b, 12b, 13b) derersten Schaltungseinheit (10b) des zweiten Teilverstärkers (100b)in den leitenden Zustand, – Steuerndes ersten Schalters (S1a) des ersten Teilverstärkers (100a) in denleitenden Zustand und Steuern des ersten Schalters (S1b) des zweitenTeilverstärkers(100b) in den sperrenden Zustand, – Steuern des zweiten Schalters(S2a) des ersten Teilverstärkers(100a) in den leitenden Zustand und Steuern des zweitenSchalters (S2b) des zweiten Teilverstärkers (100b) in densperrenden Zustand, – Steuerndes dritten Schalters (53a) des ersten Teilverstärkers (100a)in den leitenden Zustand und Steuern des dritten Schalters (S3b)des zweiten Teilverstärkers(100b) in den sperrenden Zustand.
[24] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach Anspruch 23 umfassend die folgenden Schritte: – Anlegendes ersten Zustands des dritten Steuersignals (CSL) an den gemeinsamenSteueranschluss (CIN) des ersten und zweiten Teilverstärkers, – Auslesenoder Einschreiben eines logischen Zustands in eine Speicherzelle(SZl) des ersten Speicherzellenfeldes, – Vorladen der ersten und zweitenBitleitung (BLr', /BLr') des zweiten Speicherzellenfeldesauf ein mittleres Spannungspotential zwischen dem ersten Spannungspotential(VBLH) und dem zweiten Spannungspotential (VBLL).
[25] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach Anspruch 23 umfassend die folgenden Schritte: – Anlegendes zweiten Zustands des dritten Steuersignals (CSL) an den gemeinsamenSteueranschluss (CIN) des ersten und zweiten Teilverstärkers, – Auffrischeneines logischen Zustands einer Speicherzelle (SZl) des ersten Speicherzellenfeldes, – Vorladender ersten und zweiten Bitleitung (BLr', /BLr') des zweiten Speicherzellenfeldes aufein mittleres Spannungspotential zwischen dem ersten Spannungspotential(VBLH) und dem zweiten Spannungspotential (VBLL).
[26] Verfahren zum Betreiben eines integrierten Halbleiterspeichersmit Leseverstärkernach einem der Ansprüche1 bis 22 umfassend die folgenden Schritte: – Vorsehen eines integriertenHalbleiterspeichers nach einem der Ansprüche 1 bis 22, – Anlegendes zweiten Zustands des ersten Steuersignals (MUXl) an den Steueranschluss(MINl) des ersten Teilverstärkers(100a), – Anlegendes ersten Zustands des zweiten Steuersignals (MUXr) an den Steueranschluss(MINr) des zweiten Teilverstärkers(100b), – Steuerndes ersten, zweiten und dritten Schalttransistors (11a, 12a, 13a)der ersten Schaltungseinheit (10a) des ersten Teilverstärkers (100a)in den leitenden Zustand und Steuern des ersten, zweiten und drittenSchalttransistors (11b, 12b, 13b) derersten Schaltungseinheit (10b) des zweiten Teilverstärkers (100b)in den sperrenden Zustand, – Steuern des ersten Schalters(S1a) des ersten Teilverstärkers(100a) in den sperrenden Zustand und Steuern des erstenSchalters (S1b) des zweiten Teilverstärkers (100b) in denleitenden Zustand, – Steuerndes zweiten Schalters (S2a) des ersten Teilverstärkers (100a) in densperrenden Zustand und Steuern des zweiten Schalters (S2b) des zweiten Teilverstärkers (100b)in den leitenden Zustand, – Steuerndes dritten Schalters (S3a) des ersten Teilverstärkers (100a) in densperrenden Zustand und Steuern des dritten Schalters (S3b) des zweitenTeilverstärkers(100b) in den leitenden Zustand.
[27] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach Anspruch 26 umfassend die folgenden Schritte: – Anlegendes ersten Zustands des dritten Steuersignals (CSL) an den gemeinsamenSteueranschluss (CIN) des ersten und zweiten Teilverstärkers, – Vorladender ersten und zweiten Bitleitung (BLl', /BLl') des ersten Speicherzellenfeldes aufein mittleres Spannungspotential zwischen dem ersten Spannungspotential(VBLH) und dem zweiten Spannungspotential (VBLL), – Auslesenoder Einschreiben eines logischen Zustands in eine Speicherzelle(SZr) des zweiten Speicherzellenfeldes.
[28] Verfahren zum Betreiben eines integrierten Halbleiterspeichersnach Anspruch 26 umfassend die folgenden Schritte: – Anlegendes zweiten Zustands des dritten Steuersignals (CSL) an den gemeinsamenSteueranschluss (CIN) des ersten und zweiten Teilverstärkers, – Vorladender ersten und zweiten Bitleitung (BLl', /BLl') des ersten Speicherzellenfeldes aufein mittleres Spannungspotential zwischen dem ersten Spannungspotential(VBLH) und dem zweiten Spannungspotential (VBLL), – Auffrischeneines logischen Zustands einer Speicherzelle (SZr) des zweiten Speicherzellenfeldes.

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公开号 | 公开日

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US7126870B2|2006-10-24|

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US20050207251A1|2005-09-22|

引用文献:

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法律状态:
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2008-05-08| 8127| New person/name/address of the applicant|Owner name: QIMONDA AG, 81739 MUENCHEN, DE |

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2015-06-05| R081| Change of applicant/patentee|Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE Owner name: INFINEON TECHNOLOGIES AG, DE Free format text: FORMER OWNER: QIMONDA AG, 81739 MUENCHEN, DE |

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2015-10-13| R081| Change of applicant/patentee|Owner name: POLARIS INNOVATIONS LTD., IE Free format text: FORMER OWNER: INFINEON TECHNOLOGIES AG, 85579 NEUBIBERG, DE |

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优先权:

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DE200410010191|DE102004010191B4|2004-03-02|2004-03-02|Integrierter Halbleiterspeicher mit Leseverstärker|DE200410010191| DE102004010191B4|2004-03-02|2004-03-02|Integrierter Halbleiterspeicher mit Leseverstärker|

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US11/068,491| US7126870B2|2004-03-02|2005-03-01|Integrated semiconductor memory with sense amplifier|